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參數(shù)資料
| 型號(hào)： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁(yè)數(shù)： | 262/284頁(yè) |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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82371AB (PIIX4)
E
262
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
11.5.
System Management
PIIX4’s system management capabilities include providing means to communicate system activities to system
management software and to communicate with other devices on the system board. The first item is performed
through the System Management Interrupt (SMI) function while the second is done with a System Management
Bus host and slave controller.
11.5.1.
SMI OPERATION
System Management Interrupts are generated to the processor through the assertion of the SMI# signal. Various
system events, described below, will cause the SMI# signal to be asserted if enabled.
Figure 31 shows the operation of SMI generation logic. SMI generation is enabled by setting the [SMI_EN] bit
and controlled by the End of SMI [EOS] bit. The [EOS] bit is first set to enable the generation of the first SMI.
When an enabled SMI# generation event occurs, the EOS bit is reset to 0. When this bit is cleared the SMI#
signal to the processor is asserted. The processor then enters System Management Mode (SMM) and the SMI
handler services all requesting SMIs. If an SMI event occurs while PIIX4 has this bit cleared, no additional SMIs
to the processor are generated; however, the appropriate status bits are set. At the end of the SMI handler,
software sets this bit. When set, PIIX4 drives the SMI# signal inactive for a minimum of 1 PCI clock. The
combination of this bit being set, and another SMI request being active (one of the SMI status bits is set) causes
PIIX4 to reset [EOS] bit again and re-assert the SMI signal to the processor.
NOTE
EOS bit will not get set until all SMI status bits are cleared. Therefore, before exiting, the SMI handler
needs to verify that the bit is actually set. Otherwise, there could be another pending SMI that will prevent
the EOS bit from being set. In this case, the SMI handler will need to clear that SMI status bit and set the
EOS bit again.
SMI # = 0
SMI # = 1
Armed
Unarmed
EOS
Any Enabled
SMI Event
smi_op
Figure 31. SMI Operation
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FW82801E | Intel 82801E Communications I/O Controller Hub (C-ICH) |
| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB151 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB1510 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
| FWB152 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| FW82371EB | 制造商:Intel 功能描述:IC INTEL 82371EB 352BGA 制造商:Rochester Electronics LLC 功能描述: |
| FW82371EB S L37M | 制造商:Intel 功能描述:Embedded Processor 352-Pin BGA |
| FW82371EB SL37M | 制造商:Intel 功能描述: |
| FW82371MB | 制造商:Rochester Electronics LLC 功能描述:PCI-ISA BRIDGE, T&R, SPEC SL3CG - Bulk |
| FW82439HX | 制造商:Intel 功能描述: |
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