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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 105/672頁 |
| 文件大小： | 3782K |
| 代理商： | TMXF28155 |
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
105
Lucent Technologies Inc.
TMUX Functional Description
(continued)
Receive Direction (Receive Path from Sonet/SDH)
(continued)
I
The pointer interpreter will transition out of the INC state based on the following conditions:
— If NDF is enabled on the incoming H1 and H2 bytes the pointer interpreter will transition from the INC state
into the NDF state.
— Following three consecutive frames with all ones in the H1 and H2 bytes the pointer interpreter will transition
from the INC state into the AIS state.
— Following three new consecutive, consistent, and valid pointers the pointer interpreter will transition from the
INC state into the NORM state.
— Following any three consecutive, consistent, and valid pointers the pointer interpreter will transition from the
INC state into the NORM state.
— Following eight consecutive invalid pointers the pointer interpreter will transition from the INC state into the
LOP state.
I
The pointer interpreter will transition into the DEC state based on the following conditions:
— When operating in the 8 of 10 mode (TMUX_8ORMAJORITY = 1), if 8 of the 10 I and D bits are correct for a
pointer decrement on the incoming H1 and H2 bytes the pointer interpreter will transition into the DEC state.
Otherwise, if 3 of the 5 I bits and 3 of the 5 D bits are correct for a pointer decrement on the incoming H1 and
H2 bytes the pointer interpreter will transition into the DEC state.
I
The pointer interpreter will transition out of the DEC state based on the following conditions:
— If NDF is enabled on the incoming H1 and H2 bytes the pointer interpreter will transition from the DEC state
into the NDF state.
— Following three consecutive frames with all ones in the H1 and H2 bytes the pointer interpreter will transition
from the DEC state into the AIS state.
— Following three new consecutive, consistent, and valid pointers the pointer interpreter will transition from the
DEC state into the NORM state.
— Following any three consecutive, consistent, and valid pointers the pointer interpreter will transition from the
DEC state into the NORM state.
— Following eight consecutive invalid pointers the pointer interpreter will transition from the DEC state into the
LOP state.
I
Pointer increments and decrements will be counted and presented to the microprocessor as follows:
— Pointer increments and decrements will be monitored and counted internally.
— The internal and latched counts will be forced to clear (0x00) if TMUX_RLOP[3—1] = 1 (Table 54) or
TMUX_RPAIS[3—1] = 1 (Table 54), where [3—1] designates the tributary number.
— Upon the configured performance monitoring interval, raw counts are transferred to holding registers for point-
er increments (TMUX_RPTR_INC[1—3][10:0] (Table 91)) and decrements (TMUX_RPTR_DEC[1—3][10:0]
(Table 92)) allowing access by the microprocessor. The raw counters will reset (to 0x00).
— Depending on the value of SMPR_SAT_ROLLOVER (Table 15) in the microprocessor interface block, the in-
ternal running counts saturate at their maximum value or rollover.
— However, increment and decrement event indications should be ignored during LOP station.
I
The current pointer state is read from TMUX_RLOP[3—1] and TMUX_RPAIS[3—1]. Any changes in pointer con-
dition are read from the delta state bits TMUX_RLOPD[3—1] (Table 45) and TMUX_RPAISD[3—1] (Table 45).
The associated interrupt mask bits are TMUX_RLOPM[3—1] (Table 49) and TMUX_RPAISM[3—1] (Table 49).
When the device is receiving a concatenated signal (STM-1(AU-3)), the receive concatenation mode register bit,
TMUX_RCONCATMODE (Table 57), must be set for the concatenation state machines (register bits
TMUX_CONCAT_STATE[3—2][1:0] (Table 54)) on ports 2 and 3 to contribute to pointer evaluation. This state
machine implements the pointer interpretation algorithm described in ETS 300 417-1-1: January 1996 - Annex
B.
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