參數(shù)資料
型號： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 9/672頁
文件大小： 3782K
代理商： TMXF28155
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
9
Lucent Technologies Inc.
List of Tables
Tables
Page
Table 1. Pin Assignments for 456-Pin PBGA by Pin Number Order ......................................................................44
Table 2. Pin Assignments for 456-Pin PBGA by Signal Name ..............................................................................49
Table 3. Pin Descriptions .......................................................................................................................................53
Table 4. Super Mapper Register Address Mapping ...............................................................................................73
Table 5. SMPR_VCR, Super Mapper Version Control Register (RO) ...................................................................76
Table 6. SMPR_SYMR[4], Super Mapper Symbol Register4 SMPR(RO) .............................................................76
Table 7. SMPR_SYMR[3], Super Mapper Symbol Register3 (RO) .......................................................................76
Table 8. SMPR_SYMR[2], Super Mapper Symbol Register2 (RO) .......................................................................76
Table 9. SMPR_SYMR[1], Super Mapper Symbol Register1 (RO) .......................................................................76
Table 10. SMPR_SYMR[0], Super Mapper Symbol Register0 (RO) .....................................................................76
Table 11. SMPR_ISR, Super Mapper Interrupt Status Register (RO) ...................................................................77
Table 12. SMPR_IMR, Super Mapper Interrupt Mask Register (RW) ....................................................................78
Table 13. SMPR_GTR, Global Trigger Register (RW) ...........................................................................................79
Table 14. SMPR_MSRR, Block Software Reset Register (RW) ............................................................................79
Table 15. SMPR_GCR, Global Control Register (RW) ..........................................................................................81
Table 16. SMPR_TSCR, TMUX and SPEMPR Control Register (RW) .................................................................82
Table 17. SMPR_FCR, Framer Control Register (RW) .........................................................................................82
Table 18. SMPR_CLCR, CDR and LVDS Control Register (RW) .........................................................................83
Table 19. SMPR_CPCR, Clock and Power Control Register (RW) .......................................................................84
Table 20. SMPR_PMRCHR, PM Reset Count High Register (RW) ......................................................................85
Table 21. SMPR_PMRCLR, PM Reset Count Low Register (RW) ........................................................................85
Table 22. SMPR_SR, Scratch Register (RW) ........................................................................................................85
Table 23. SMPR_TX_LINE_EN1 ...........................................................................................................................85
Table 24. Microprocessor Interface Register Map .................................................................................................86
Table 25. Receive TOAC Modes .........................................................................................................................101
Table 26. Transport Overhead Byte Access—Receive Direction ........................................................................102
Table 27. STS Signal Label Defect Conditions ....................................................................................................107
Table 28. STS-1 P-REI Interpretation ..................................................................................................................108
Table 29. Signal Degrade (SD) Parameters ........................................................................................................111
Table 30. Signal Fail Parameters .........................................................................................................................113
Table 31. Signal Fail/Signal Degrade Recommended Programming Values .......................................................113
Table 32. Path Overhead Byte Access ................................................................................................................114
Table 33. Path Overhead Byte Access—Transmit Direction 119
Table 34. TPOAC Control Bits .............................................................................................................................119
Table 35. RDI-P Defects for Enhanced RDI-P Mode ...........................................................................................121
Table 36. Transmit TOAC Modes ........................................................................................................................123
Table 37. Transmit Transport Overhead Byte Full Access Mode ........................................................................124
Table 38. TTOAC Control Bits in Full Access Mode ............................................................................................124
Table 39. TMUX_ID_R, TMUX Identification Register (RO) ................................................................................128
Table 40. TMUX_ONESHOT, TMUX One-Shot Register 0 to 1 (R/W) ................................................................128
Table 41. TMUX_RCV_TX_MODE, TMUX Receive/Transmit Mode (R/W) ........................................................128
Table 42. TMUX_TX_DLT, Delta/Event (COR/COW) ..........................................................................................129
Table 43. TMUX_RPS_DLT, Delta/Event (COR/COW) .......................................................................................129
Table 44. TMUX_RHS_DLT, Delta/Event (COR/COW) .......................................................................................130
Table 45. TMUX_RPOH[1—3]_DLT, Delta/Event (COR/COW) ..........................................................................132
Table 46. TMUX_TX_MSK, Mask Bits for INT Interrupt Signal (R/W) (Mask = 1, No Mask = 0) .........................141
Table 47. TMUX_RPS_MSK, Mask Bits for INT Interrupt Signal (R/W) (Mask = 1, No Mask = 0) ......................141
Table 48. TMUX_RHS_MSK, Mask Bits for INT Interrupt Signal (R/W) (Mask = 1, No Mask = 0) ......................142
Table 49. TMUX_RPOH[1—3]_MSK, Mask Bits for INT Interrupt Signal (R/W) (Mask = 1, No Mask = 0) ..........143
Table 50. TMUX_APSINT_MSK, Mask Bits for APSINT Interrupt Signal (R/W) (Mask = 1, No Mask = 0) .........145
Table 51. TMUX_TX_STATE, State Parameters (RO) ........................................................................................145
Table 52. TMUX_RPS_STATE, State and Value Parameters (RO) ....................................................................146
Table 53. TMUX_RHS_STATE, State and Value Parameters (RO) ....................................................................146
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PDF描述
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