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參數(shù)資料
| 型號(hào)： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 256/672頁 |
| 文件大小： | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
256
Lucent Technologies Inc.
VT/TU Mapper Functional Description
(continued)
VT Termination (VTTERM)
The VTTERM logic block (in Figure 31, VT Mapper Functional Block Diagram on page 248) will perform all neces-
sary functions to support complete VT/TU termination.
The following features are implemented.
V5 Termination
The V5 byte is checked for BIP-2 errors. If BIP-2 errors are detected, REI-V is transmitted in the V5 byte of the cor-
responding transmit VT, if enabled by bit VT_REI_EN[1—28] = 1 (Table 198). BIP-2 errors and reception of REI-V
in the V5 byte is counted on a per-superframe basis. BIP-2 errors can counted on either a bit or block basis
selected by bit, VT_BIT_BLOCK_CNT (1 = bit, 0 = block) (Table 181).
BIP-2 errors and REI-V reception are monitored and counted internally. The performance monitoring reset signal
transfers the count to the holding registers for BIP-2 error count (VT_BIP2ERR_CNT[1—28][11:0] (Table 206)),
and REI-V count (VT_REI_CNT[1—28][10:0] (Table 207)) for microprocessor read, and resets the running count
registers to 0. When SMPR_SAT_ROLLOVER = 1(Table 15), the internal running counts will hold at their maximum
value. Otherwise, the counts will roll over. The running count and holding register counts will be forced to 0, if the
SPE mapper is requesting AUTO AIS, VT_LOP[1—28] = 1 (loss of pointer), VT_AIS[1—28] = 1 (VT AIS)
(Table 177) or VT_H4LOMF = 1 (loss of H4 multiframe alignment) (Table 176).
The V5 byte will be checked for received RFI-V via VT_RFI[1—28] bits (Table 177). New values will be latched into
the register after the number of consecutive values programmed in bits VT_RDI_NTIME[3:0] (Table 184) have
been received. A VT_RFI[1—28] change of state is reported by bit VT_RFI_D[1—28] (Table 169).
When operat-
ing in the DS1 byte synchronous mode, RFI-V = 1 will force DS1 RAI downstream to the framer.
Unless the
VT_RFI_M mask bit (Table 173) is set, VT_RFI_D[1—28] = 1 will generate and cause an interrupt.
When operating in normal RDI-V mode (VT_RX_ERDI_EN[1—28] = 1 (Table 204)), the V5 byte will be checked for
received RDI-V and reported via VT_RDI[1—28] bits (Table 177). New values will be latched to this register after
VT_RDI_NTIME[3:0] consecutive values have been received. A VT_RDI[1—28] change of state is reported via
VT_RDI_D[1—28] (Table 169). Unless the VT_RDI_M[1—28] (Table 173) mask bit is set, VT_RDI_D[1—28] = 1
will generate and cause an interrupt.
When operating in enhanced RDI-V mode (VT_RX_ERDI_EN[1—28] = 0 (Table 204)), the V5 byte will be checked
for received RDI-V and reported via VT_RDI[1—28] bit (Table 177). New values will be latched to this register after
VT_ERDI_NTIME[3:0] (Table 184) consecutive ERDI-V values (V5 bit 8 and Z7 bits 5—7) have been received. A
VT_ERDI[1—28][2:0] change of state is reported via VT_ERDI_D[1—28] (Table 169). Unless the VT_ERDI_M[1—
28] mask bit (Table 173) is set, VT_ERDI_D[1—28] = 1 will generate and cause an interrupt.
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