參數資料
型號： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數： 219/672頁
文件大?。?/td> 3782K
代理商： TMXF28155
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Preliminary Data Sheet, Rev. 1
October2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
219
Lucent Technologies Inc.
SPE Mapper Functional Description
(continued)
Transmit Direction (to SONET/SDH Line)
(continued)
Path RDI (RDI-P) Insert
When transmit RDI software insert control bit SPE_TPRDIINS = 1 (Table 131), data from SPE_TG1DINS[3:1]
(Table 133) is written into the G1[3:1] output bits. When SPE_TPRDIINS = 0, hardware insert is enabled for RDI-P
insertion. Each defect contribution to the RDI-P outgoing code
can be inhibited
.
There are two modes supported
for path RDI Insertion. One mode conforms to the earlier 1-bit version of the standard. The other mode, enhanced
RDI-P mode, uses a 3-bit RDI-P code and conforms to the current version of the standard. When the mode selec-
tion bit SPE_TPRDI_MODE = 0 (Table 131), the SPE mapper sends a 3-bit code that conforms to the earlier 1-bit
version of the standards. When SPE_TPRDI_MODE = 1, the SPE mapper sends a 3-bit code conforming to the
current enhanced path RDI encoding. Note that for nonenhanced RDI-P mode, the relevant defects are AIS-P and
LOP-P. For enhanced RDI-P mode, the relevant defects are AIS-P, LOP-P, TIM-P, PLM-P, and UNEQ-P.
When a failure condition exists that will cause RDI-P to be generated via hardware, the generation of RDI-P must
last for at least 20 frames before clearing; even if the original failure cause has cleared in less than 20 frames.
The following table describes the encoding of the path-RDI defects.
Table 117. RDI-P Defects for Enhanced RDI-P Mode
F2 Byte Insert
When control bit SPE_TF2INS = 1 (Table 130), insert the value in SPE_TF2DINS[7:0] (Table 133) in the outgoing
F2 byte; otherwise, insert the associated POAC value when bit SPE_TPOAC_F2 = 1 (Table 130) or insert the
default value determined by the microprocessor bit SMPR_OH_DEFLT (Table 15) when SPE_TPOAC_F2 = 0.
H4 Insert Control
When control bit SPE_TH4INS = 1 (Table 130), insert the value in SPE_TH4DINS[7:0] (Table 133) in the outgoing
H4 byte; otherwise insert the associated POAC value when bit SPE_TPOAC_H4 = 1 (Table 130) or insert the
default value determined by the microprocessor bit SMPR_OH_DEFLT when SPE_TPOAC_H4 = 0.
G1
Bit 2
0
Triggers
Bit 3
0
Bit 1
0
No defects
(nonenhanced RDI-P mode)
No defects
(enhanced RDI-P mode)
LCD-P, PLM-P
(LCD-P not supported in super
mapper)
No defects
(nonenhanced RDI-P mode)
AIS-P, LOP-P
(nonenhanced RDI-P mode)
AIS-P, LOP-P
(enhanced RDI-P mode)
TIM-P, UNEQ-P
(enhanced RDI-P mode)
AIS-P, LOP-P
(nonenhanced RDI-P mode)
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
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