參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁(yè)數(shù)： 210/672頁(yè)
文件大小： 3782K
代理商： TMXF28155
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October2000
210
Lucent Technologies Inc.
SPE Mapper Functional Description
(continued)
SPE Mapper Receive Direction Requirements
(continued)
Path User Byte F2 Monitor
The SPE mapper monitors the path user channel in the F2 byte. The current value of the F2 byte is stored in
SPE_F2DMON0[7:0] (Table 128) after a number of consecutive frames (determined by the value programmed in
SPE_CNTDF2[3:0] (Table 126)) of identical F2 byte has been received, i.e., the 8-bit pattern must be identical for a
number of frames equal to the value of SPE_CNTDF2[3:0]
prior to updating SPE_F2DMON0[7:0].
Whenever the contents of the F2 byte monitor (SPE_F2DMON0[7:0]) changes, a delta bit SPE_F2DMOND
(Table 122) is set. The interrupt mask is SPE_F2DMONM (Table 123).
The SPE mapper maintains a history of the previous valid F2 byte in SPE_F2DMON1[7:0] (Table 128).
Table 108. F2 Monitor
Path User Byte F3 Monitor
The SPE mapper monitors the second path user channel in the F3 byte. The current value of the F3 byte is stored
in SPE_F3DMON0[7:0] (Table 128) after a number of consecutive frames (determined by the value programmed in
SPE_CNTDF3[3:0] (Table 126)) of identical F3 bytes has been received, i.e., the 8-bit pattern must be identical for
a number of frames, determined by SPE_CNTDF3[3:0], prior to updating SPE_F3DMON0[7:0].
Whenever the contents of the F3 byte monitor (SPE_F3DMON0[7:0]) changes, a delta bit SPE_F3DMOND
(Table 122) is set. The interrupt mask is in register bit SPE_F3DMONM (Table 123).
The SPE mapper maintains a history of the previous valid F3 byte in SPE_F3DMON1[7:0] (Table 128).
Table 109. F3 Monitor
N1 Monitor
The SPE mapper stores the current value of the N1 byte in SPE_N1DMON[7:0] (Table 128). This is updated after a
number of consecutive frames (determined by the value programmed in bits SPE_CNTDN1[3:0] (Table 126)) of
identical N1 bytes, i.e., the 8-bit pattern must be identical for a number frames determined by the value in register
bits SPE_CNTDN1[3:0] prior to updating the N1 register.
Whenever the contents of the N1 byte monitor (SPE_N1DMON[7:0]) changes, a delta bit SPE_N1DMOND
(Table 122) is set. The interrupt generated by SPE_N1DMOND can be masked off by SPE_N1DMONM
(Table 123).
Name
Function
SPE_F2DMON0[7:0] (Table 128)
Fault Location Current Consistent Value.
SPE_F2DMON1[7:0] (Table 128)
Fault Location Previous Consistent Value.
SPE_CNTDF2[3:0] (Table 126)
Continuous N Times Detect (3—15).
SPE_F2DMOND (Table 122)
F2 Data Monitor Delta Bit.
SPE_F2DMONM (Table 123)
F2 Data Monitor Mask Bit.
Name
Function
SPE_F3DMON0[7:0] (Table 128)
SPE_F3DMON1[7:0] (Table 128)
SPE_CNTDF3[3:0] (Table 126)
SPE_F3DMOND (Table 122)
SPE_F3DMONM (Table 123)
User Channel Current Consistent Value.
User Channel Previous Consistent Value.
Continuous N Times Detect (3—15).
F3 Data Monitor Delta Bit.
F3 Data Monitor Mask Bit.
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