參數(shù)資料
型號： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 14/672頁
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代理商： TMXF28155
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
14
Lucent Technologies Inc.
List of Tables
(continued)
Tables
Page
Table 262. M13_SP_OFFSET_R, Sync Pulse Offset (R/W) ............................................................................... 369
Table 263. M13_SP_D_OFFSET_R, Sync Pulse D Offset (R/W) ....................................................................... 369
Table 264. M13_M12_MUX_CONTROL1_R[1—7], M12 MUX CONTROL 1 Registers [1—7] (R/W) ................ 369
Table 265. M13_M12_MUX_CONTROL2_R[1—7], M12 MUX CONTROL 2 Registers [1—7] (R/W) ................ 370
Table 266. M13_DS2_RAI_SEND_R, DS2 Remote Alarm Indication Send (R/W) ............................................. 370
Table 267. M13_DS2_RSV_SEND_R, DS2 Reserve Bit Send (R/W) ................................................................ 370
Table 268. M13_DS2_MPINV_R, DS2 M-Frame Alignment or Parity Error (R/W) ............................................. 370
Table 269. M13_DS2_FINV_R, DS2 Frame Error (R/W) .................................................................................... 370
Table 270. M13_DS2_P_BER_R, Parity Bit Error Rate (R/W) ............................................................................ 371
Table 271. M13_DS2M12_EDGE_R, DS2 M12 Edge (R/W) .............................................................................. 371
Table 272. M13_DS2_FORCE_AIS_R, DS2 Force Alarm Indication Signal (R/W) ............................................ 371
Table 273. M13_M12_DEMUX_CONTROL1_R[1—7], M12 Demux Control 1 Registers [1—7] (R/W) .............. 371
Table 274. M13_M12_DEMUX_CONTROL2_R[1—7], M12 Demux Control 2 Registers [1—7] (R/W) .............. 372
Table 275. M13_M12_DEMUX_CONTROL3, DS2 M12 Demux Control 3 (R/W) ............................................... 372
Table 276. M13_DMDS2_EDGE_R, DS2 Edge for M12 Demux (R/W) .............................................................. 372
Table 277. M13_DS3_CONTROL1, DS3 Control 1 (R/W) .................................................................................. 373
Table 278. M13_DS3_CONTROL2, DS3 Control 2 (R/W) .................................................................................. 374
Table 279. M13_TFEAC_CONTROL, Tx FEAC Control (R/W) ........................................................................... 375
Table 280. M13_THDLC_CONTROL1, Tx HDLC Control 1 (R/W) ..................................................................... 376
Table 281. M13_THDLC_CONTROL2, Tx HDLC Control 2 (R/W) ..................................................................... 376
Table 282. M13_DS2_LB_REQ_R, DS2 Loopback Request (R/W) ................................................................... 377
Table 283. M13_SEL_DS2_LB_R, Select DS2 Loopback (R/W) ........................................................................ 377
Table 284. M13_RDS2_EDGE_R[1—2], Rx DS2 Edge Registers [1—2](R/W) .................................................. 377
Table 285. M13_DS2_OUT_IDLE_R, DS2 Output Idle (R/W) ............................................................................ 377
Table 286. M13_DS2_OUT_AIS_R, DS2 Output Alarm Indication Signal (R/W) ................................................ 378
Table 287. M13_TDS2_EDGE_R, Tx DS2 Edge (R/W) ...................................................................................... 378
Table 288. M13_RDL_CONTROL, RDL Control (R/W) ....................................................................................... 378
Table 289. M13_PM_CNT_ACT_R, Performance Counter (RO) ........................................................................ 378
Table 290. M13_DS3_FERR_CNT_R[1—2], DS3 F-Bit Error Registers (RO) .................................................... 379
Table 291. M13_DS3_FEBE_CNT_R[1—2], DS3 Far-End Block Error Registers (RO) ..................................... 379
Table 292. M13_DS3_CPERR_CNT_R[1—2], DS3 C-Bit Parity Error Registers (RO) ...................................... 379
Table 293. M13_DS3_PERR_CNT_R[1—2], DS3 P-Bit Error Registers (RO) ................................................... 379
Table 294. M13_DS2_PERR_CNT[7—1]_R[1—2], P-Bit Error Counter Status Registers (RO) ......................... 380
Table 295. M13_DS2_FERR_CNT[7—1]_R, F-Bit Error Counter Status Registers (RO) ................................... 381
Table 296. M13_BPV_CNT_R[1—3], Bipolar Violation Counter Status Registers (RO) ..................................... 381
Table 297. M13_EXZ_CNT_R[1—3], Bipolar Violation Counter Status Registers (RO) ..................................... 381
Table 298. M13_TDL_BUFFER_R, Tx Data-Link Buffer Control (R/W) .............................................................. 382
Table 299. M13_TDL_0DATA_R[0—63], Tx Data for Path Maintenence Data-Link Buffer 0 Registers
(64 Bytes x 8 Bits) (R/W) .................................................................................................................. 382
Table 300. M13_TDL_1DATA_R[0—63], Tx Data for Path Maintenence Data-Link Buffer 1 Registers
(64 Bytes x 8 Bits) (R/W) .................................................................................................................. 382
Table 301. Register Address Map ....................................................................................................................... 383
Table 302. Frame Alignment Criteria ................................................................................................................... 405
Table 303. Receive Signaling Link Registers 0—31 Bit Description ................................................................... 408
Table 304. Receive Signaling Link Registers 0—31 G-Bit and F-Bit Description ................................................ 408
Table 305. Receive Signaling Link Registers 0—31 DS1/CEPT/CMI Data ......................................................... 411
Table 306. Receive Signaling Link Registers 0—31 Expected Data ................................................................... 412
Table 307. Signaling Receive Global Register 3, Bit Definition ........................................................................... 414
Table 308. Transmit Signaling Link Registers 0—31 Bit Description .................................................................. 417
Table 309. Transmit Signaling Link Registers 0—31 G-Bit and F-Bit Description ............................................... 417
Table 310. Transmit Signaling Link Registers 0—31 DS1/CEPT/CMI Data ........................................................ 419
Table 311. Transmit Signaling Link Registers 0—31 Expected Data .................................................................. 420
Table 312. Performance Monitor Functional Descriptions ................................................................................... 424
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