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參數(shù)資料
| 型號(hào)： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 442/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
442
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
HDLC Operation
(continued)
CRC
For a given frame of bits, 16 additional bits that constitute an error-detecting code are added by the transmitter. As
called for in the HDLC protocol, the frame check sequence bits are transmitted most significant bit first and are bit
stuffed. The cyclic redundancy check (or frame check sequence) is calculated as a function of the transmitted bits
by using the ITU-T standard polynomial:
x
16
+ x
12
+ x
5
+ 1
At the other end, the receiver performs the same calculation on the received bits after destuffing and compares the
results to an expected result. An error occurs if, and only if, there is a mismatch.
The transmitter can be instructed to transmit a corrupted CRC by setting the transmit bad CRC bit DXBCRC (DCI-
DCR-1-B6). As long as the DXBCRC bit is set, the CRC is corrupted for each frame transmitted by logically flipping
the least significant bit of the transmitted CRC.
The receiver calculates and verifies the CRC for an incoming frame. The result of the CRC check is reported in bit
7 of the status of frame byte which is placed in the receive FIFO after the last data byte of the frame. The CRC is
stored in the FIFO at all times.
HDLC Mode
The receive queue manager forms a status of frame (SF) word for each HDLC frame and stores the SF word in the
receive HDLC FIFO after the last data byte of the associated frame. HDLC frames that include the payload and the
frame check sequence (FCS) bytes and consists of n bytes will have n + 1 bytes stored in the receive FIFO. The
FCS bytes of the received HDLC frame are stored into the receive FIFO.
Receive HDLC Transparent Mode
The receive FIFO receives data from the receive framer and directly stores this data information bit-for-bit, least
significant bit first.
If the FRM_MODE[3:0] (Table 457) and FRM_MATCH[7:0] (Table 477) bits are set, the receive HDLC FIFO will
load data only after the matched pattern has been detected. The search for the match character is in a sliding win-
dow fashion and data is aligned accordingly. The octet is aligned relative to the first HDLC clock after frame align-
ment is established. The match character and all subsequent bytes are placed into the receive FIFO. A receive
reset command causes the receive to realign to the match character if enabled.
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