參數(shù)資料
型號： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 98/672頁
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代理商： TMXF28155
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
98
Lucent Technologies Inc.
TMUX Functional Description
(continued)
Receive Direction (Receive Path from Sonet/SDH)
(continued)
B1 BIP-8 Check
A BIP-8 even parity will be computed over all the incoming bits of the STS-3/STM-1 frame (STS-1 frame in STS-1
mode) which are scrambled (except for the bits in the A1, A2, and J0/Z0 bytes) and compared to the B1 byte
received in the next frame.
The total number of B1 BIP-8 bit errors (raw count), or block errors (as determined by register bit
TMUX_BITBLKB1, see Table 56) are counted. Upon the assertion of the performance monitor control signal as
configured in the microprocessor interface block, the raw count will be reset to zero and the value transferred to a
16-bit counter for B1 error counts B1ECNT[15:0] (Table 86). In case of overflow, depending on the value pro-
grammed in the microprocessor interface register bit SMPR_SAT_ROLLOVER (Table 15 SMPR_GCR, Global
Control Register (RW) on page 81), the B1 error counter will either roll over or saturate at the maximum value until
cleared.
J0 Monitor
J0 (section trace overhead) monitoring is done via register bits, TMUX_J0MONMODE[2:0] (Table 57). This J0
monitoring has six different monitoring modes as follows:
I
TMUX_J0MONMODE[2:0] = 000: The TMUX latches the value of the J0 byte every frame for a total of
16 bytes into registers TMUX_J0DMON[1—16][7:0], see Table 94. The TMUX compares the incoming
J0 byte with the next expected value (the expected value is obtained by cycling through the previously stored 16
received bytes in round-robin fashion) and, if different, setting the section trace identifier mismatch state register
bit, TMUX_RTIMS, see Table 53. Any change to TMUX_RTIMS will be reported via delta and interrupt register
bits TMUX_RTIMSD, see Table 44 and TMUX_RTIMSM, see Table 48.
I
TMUX_J0MONMODE[2:0] = 001: This is the SONET framing mode. The hardware looks for a 0x0A character to
indicate that the next byte is the first byte of the path trace message. The J0 byte message is continuously written
into TMUX_J0DMON[1—16][7:0] registers with the first byte residing at the first address. If any received byte
does not match the previously received byte for its location, then the state register bit, TMUX_RTIMS, is set. Any
change to RTIMS will be reported via delta and interrupt mask register bits TMUX_RTIMSD and
TMUX_RTIMSM.
I
TMUX_J0MONMODE[2:0] = 010: This is the SDH framing mode. The hardware looks for the byte with the most
significant bit (MSB) set to one, which indicates that the next byte is the second byte of the message. The rest of
operation is the same as in SONET framing mode.
I
TMUX_J0MONMODE[2:0] = 011: A new J0 byte (TMUX_J0DMON[1][7:0]) will be detected after the number of
consecutive consistent occurrences of a new pattern in the J0 overhead byte as determined by the values in reg-
isters TMUX_CNTDJ0[3:0], see Table 60. Any changes to this byte are reported via delta and interrupt mask reg-
isters TMUX_RTIMSD and TMUX_RTIMSM. The TMUX_RTIMSD delta bit in this mode indicates a change in
state for the TMUX_J0DMON[1][7:0] byte and the state register bit, TMUX_RTIMS, is not used.
I
TMUX_J0MONMODE[2:0] = 100: The user will program the 16 expected values of J0 in the SONET frame into
registers TMUX_EXPJ0DMON
[1—16][7:0], see Table 93. The first expected byte, the byte following the 0x0A character, is written into the first
location TMUX_J0DMON[1][7:0]. The TMUX compares the incoming J0 sequence with the stored expected
value and sets the state register bit, TMUX_RTIMS, if they are different. Any change to TMUX_RTIMS is
reported via register bits TMUX_RTIMSD—delta state and TMUX_RTIMSM—interrupt mask.
I
TMUX_J0MONMODE[1:0] = 101: The user will program the 16 expected values of J0 in the SDH frame in regis-
ters TMUX_EXPJ0DMON[1—16][7:0]. The first byte of the message has the MSB set to 1. The TMUX compares
the incoming J0 sequence with the stored expected value, setting the state register bit, TMUX_RTIMS, if they’re
different. Any change to TMUX_RTIMS will be reported via register bits TMUX_RTIMSD—delta state and
TMUX_RTIMSM—interrupt mask.
I
TMUX_J0MONMODE[1:0] = 110 and 111 are currently undefined.
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