參數(shù)資料
型號(hào)： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 264/672頁
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代理商： TMXF28155
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October 2000
264
Lucent Technologies Inc.
VT/TU Mapper Functional Description
(continued)
VT/TU Mapper Transmit Path Requirements
(continued)
Transmit mapping modes are shown in Table 150 below.
Table 150. Transmit VT/TU Mapping Selection per Channel, VT_TX_MAPTYPE[1—28][3:0]
Transmit Elastic Store (TES)
The TES logic block (in Figure 31 on page 248) will perform all functions necessary to synchronize the incoming
DS1/E1 or VT1.5/VT2 signals to the local STS-1/STS-3 clock.
I
This logic block will support the following modes of operation:
— Asynchronous, bit synchronous, and byte synchronous mapping from DS1/E1 input.
— Asynchronous, bit synchronous, and byte synchronous mapping from loopback VT1.5/VT2 input.
The TES logic block has programmable stuffing thresholds. The value programmed in the VT_HIGH_THRES[6:0]
(Table 210), controls positive justification. The value programmed in the VT_LOW_THRES[6:0] (Table 210), con-
trols negative justification. The recommended values for non-tributary loopback (VT_LB_SEL[1—28] = 0
(Table 198)) are VT_HIGH_THRES[6:0] = 0x28 and VT_LOW_THRES[6:0] = 0x27. Otherwise (VT_LB_SEL[1—
28] = 1), the recommended values are VT_HIGH_THRES[6:0] = 0x05 and VT_LOW_THRES[6:0] = 0x04.
The TES logic block monitors for elastic store overflow conditions and reports with bit VT_TX_ESOVFL_E[1—28]
(Table 171). Unless the VT_TX_ESOVFL_M[1—28] (Table 175) mask bit is set, VT_TX_ESOVFL_E[1—28] = 1 will
generate and interrupt.
Virtual Tributary Generator (VTGEN)
The VTGEN logic block (in Figure 31 on page 248) performs all functions necessary to map all possible DS1/E1
inputs to the appropriate VT/TU structure. This includes VT/TU pointer generation, positive/negative stuffing, VT/
TU overhead generation/insertion and DS1/E1 data insertion. The following features will be implemented:
I
This logic block will support the following modes of operation:
— Asynchronous
— Byte synchronous
— Bit synchronous
VT_TX_MAPTYPE[1—28][3:0]
(Table 198)
0
0
0
0
0
0
0
0
0
1
0
1
0110—0111
1
0
1
0
1
0
1011—1111
Description
0
0
1
1
0
0
0
1
0
1
0
1
Asynchronous VT1.5/TU-11 (DS1 input).
Asynchronous VT2/TU-12 (E1 input).
Byte synchronous VT1.5/TU-11 (DS1 input).
Byte synchronous VT2/TU-12 (E1 input).
Bit synchronous VT1.5/TU-11 (DS1 input).
Bit synchronous VT2/TU-12 (E1 input).
Undefined, generates VT1.5/TU-11 UNEQ-V.
Asynchronous VT2/TU-12 (DS1 input).
Byte synchronous VT2/TU-12 (DS1 input).
Bit synchronous VT2/TU-12 (DS1 input).
Undefined, generates VT2/TU-12 UNEQ-V.
0
0
1
0
1
0
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