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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 208/672頁 |
| 文件大小： | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October2000
208
Lucent Technologies Inc.
SPE Mapper Functional Description
(continued)
SPE Mapper Receive Direction Requirements
(continued)
J1 Monitor
J1 (path trace) monitoring has six different monitoring modes controlled by bits SPE_J1MONMODE[2:0]
(Table 125):
I
SPE_J1MONMODE[2:0] = 000: The SPE mapper will latch the value of the J1 byte every frame for a total
64 bytes in SPE_RJ1DMON[1—64][7:0] (Table 138). The SPE mapper compares the incoming J1 byte with the
next expected value (the expected value is obtained by cycling through the previous stored 64 received bytes in
round-robin fashion) and setting the path trace identifier state bit, SPE_RTIM (Table 124), if different. Any
change in state is reported
in bit, SPE_RTIMD (Table 122), using interrupt mask bit SPE_RTIMM (Table 123).
CRC is not checked by the hardware.
I
SPE_J1MONMODE[2:0] = 001: This is the SONET framing mode. The hardware looks for 0x0A character to
indicate that the next byte is the first byte of the path trace message. The J1 byte message is continuously writ-
ten into SPE_RJ1DMON[1—64][7:0]
with the first byte residing at the first address. If any received byte does not
match the previously received byte for its location, then the state bit SPE_RTIM
is set. Any change in state is
reported in bit SPE_RTIMD, using interrupt mask bit SPE_RTIMM.
I
SPE_J1MONMODE[2:0] = 010: This is the SDH framing mode. The hardware looks for the byte with the most
significant bit (MSB) set to one, which indicates that the next byte is the second byte of the message. The rest of
operation is the same as in SONET framing mode.
I
SPE_J1MONMODE[2:0] = 011: A new J1 byte (SPE_RJ1DMON[1][7:0]) will be detected after a number of con-
secutive consistent occurrences (SPE_CNTDJ1[3:0] (Table 126)) of a new pattern in the J1 overhead byte. Any
changes to this byte is reported in bit SPE_RTIMD, using interrupt mask bit SPE_RTIMM. The delta bit in this
mode indicates a change in state for the J1 byte, and the bit SPE_RTIM is not used.
I
SPE_J1MONMODE[2:0] = 100: The user will program the 64 expected values of J1 in registers,
SPE_RJ1DEXP[1—64][7:0] (Table 140), in SONET framing mode, where the first expected byte, the byte follow-
ing the 0x0A character, is written into the first register location, SPE_RJ1DEXP[1][7:0]. The SPE mapper com-
pares the incoming J1 sequence with the stored expected value, setting the SPE_RTIM state bit if they are
different. Any changes in the state is reported in bit SPE_RTIMD, using interrupt mask bit SPE_RTIMM.
I
SPE_J1MONMODE[2:0] = 101: The user will program the 16 expected values of J1 in SPE_RJ1DEXP
[1—16][7:0] in SDH framing mode, where the first byte of the message has the MSB set to 1. The SPE mapper
compares the incoming J1 sequence with the stored expected value, setting the state bit, SPE_RTIM if they’re
different. Any change in state is reported in bit SPE_RTIMD, using interrupt mask bit SPE_RTIMM.
I
SPE_J1MONMODE[1:0] = 110 and 111 are currently undefined.
I
Unless bit PAIS_TIMINH (Table 125) is set, bit SPE_RTIMD contributes to the AUTO AIS control signal from the
SPE mapper to the VT mapper).
I
Unless mask bit SPE_RTIMM is set, bit SPE_RTIMD can generate an interrupt.
Table 106. J1 Monitor
Name
Function
SPE_J1MONMODE[2:0] (Table 125)
SPE_RJ1DEXP[1—64][7:0] (Table 140)
SPE_RJ1DMON[1—64][7:0] (Table 138)
SPE_CNTDJ1[3:0] (Table 126)
SPE_RTIM (Table 124)
SPE_RTIMD (Table 122)
SPE_RTIMM (Table 123)
J1 Monitoring Type.
J1 Expected Data Storage (64/1 Byte).
J1 Received Data Storage (64/1 Byte).
Continuous Times Detect Value.
J1 Mismatch State Bit.
J1 Mismatch Delta Bit, Active-High.
J1 Mismatch Mask Bit, Active-High.
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