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參數(shù)資料
| 型號(hào)： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 263/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
263
Lucent Technologies Inc.
VT/TU Mapper Functional Description
(continued)
VT/TU Mapper Transmit Path Requirements
This section describes all necessary functions of the transmit logic (see Figure 31, VT Mapper Functional Block
Diagram on page 248, left to right). Specifically:
I
Input selector (INSEL)
I
Transmit elastic store (TES)
I
Virtual tributary generator (VTGEN)
I
Virtual tributary multiplexer (VTMUX)
I
Transmit DS1/E1 signaling (TX_VTSIG)
I
Transmit low-order path overhead (TX_LOPOH)
Input Selector (INSEL)
The INSEL logic block (in Figure 31 on page 248) will perform loss of clock (LOC), AIS, and loss of frame sync
detection. The following features will be implemented:
I
The incoming DS1/E1 signal will be retimed immediately using the selected DS1/E1 clock edge
(VT_TX_CLKEDGE[1—28] (Table 198)). If VT_TX_CLKEDGE[1—28] = 1, the rising edge of the incoming DS1/
E1 CLOCK is used to retime the signal; otherwise, the falling edge is used.
I
The incoming DS1/E1 signals will be checked for a digital loss of clock (LOC) condition and reported with bit
VT_TX_LOC[1—28] (Table 179). Any change in state of VT_TX_LOC[1—28] will be reported to the micropro-
cessor via bit VT_TX_LOC_D[1—28] (Table 171). Unless the VT_TX_LOC_M[1—28] (Table 175) mask bit is set,
VT_TX_LOC_D = 1 will generate an interrupt.
I
If LOC is detected (VT_TX_LOC[1—28] = 1), DS1/E1 AIS will be inserted in the appropriate transmit path VT.
DS1/E1 AIS consists of a valid VT/TU pointer, valid VT/TU overhead, and an all 1s payload.
I
In the byte-synchronous mode, the incoming DS1/E1 frame sync is monitored for the loss of frame sync condi-
tion (LOFS) and reported in bit VT_LOFS[1—28] (Table 179). In frame sync (VT_LOFS[1—28] = 0) is declared
following three consecutive valid frame sync pulses (375 μs). Loss of frame sync (VT_LOFS[1—28] = 1) is
declared following six consecutive frame sync mismatches (750 μs). Any change in state of VT_LOFS[1—28]
will be reported in bit VT_LOFS_D[1—28] (Table 171). Unless the VT_LOFS_M[1—28] (Table 175) mask bit is
set, VT_LOFS_D[1—28] = 1 will generate an interrupt.
I
If LOFS is detected (VT_LOFS[1—28] = 1), AIS-V is inserted in the appropriate VT location. AIS-V consist of
writing an all 1s pattern into the entire VT including V1~4.
I
The incoming DS1/E1 signal will be checked for the AIS condition and reported in bit VT_TX_AIS[1—28]
(Table 179). Any change in state of VT_TX_AIS[1—28] is reported in bit VT_TX_AIS_D[1—28] (Table 171).
Unless the VT_TX_AIS_M[1—28] (Table 175) mask bit is set, VT_TX_AIS_D[1—28] = 1 will generate an inter-
rupt.
I
If the incoming data is DS1, AIS will be declared if there are less than nine 0s out of 8192 clock periods. If the
incoming data is E1, AIS will be declared if there are less than three 0s in each of two consecutive 512-bit peri-
ods and cleared when each of two consecutive 512-bit periods contain more than two 0s.
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