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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 218/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet, Rev. 1
October2000
218
Lucent Technologies Inc.
SPE Mapper Functional Description
(continued)
Transmit Direction (to SONET/SDH Line)
(continued)
Loss of Clock and Loss of Sync Detectors
The SPE mapper detects and reports the loss of the input clocks for the transmit telecom bus clock, device pin
TLSCLK (AA2), in bit SPE_TLSLOC (Table 124); the 51.84 MHz transmit low-speed clock, device pin TLSC52
(AC3), in bit SPE_TC52LOC (Table 124), and the external DS3 clock, device pin DS3DATAINCLK (J22), in bit
SPE_TDS3LOC (Table 124). Loss of clock is determined by stuck high or stuck low for time T. The detection time T
will be greater than 10 μs but less than 125 μs. The function uses the microprocessor clock as its reference. The
device will report a change in the loss of clock state for the monitored clocks using bits SPE_TLSLOCD
(Table 122), SPE_TC52LOCD (Table 122), and SPE_TDS3LOCD (Table 122), respectively. The microprocessor
interrupt may be masked using bits SPE_TLSLOCM (Table 123), SPE_TC52LOCM (Table 123), and
SPE_TDS3LOCM (Table 123), respectively.
The SPE mapper detects loss-of-sync conditions for the telecom bus sync signals, device pins TLSSYNC52 (AD2),
TLSJ0J1V1 (AB4), TLSSPE (AB2), and TLSV1 (AB3). The loss of sync states are reported in bits SPE_TSY52LOS
(Table 124), SPE_TJ0J1V1LOS (Table 124), SPE_TSPELOS (Table 124), and SPE_TV1LOS (Table 124), respec-
tively. The device will report a change in the loss of sync state for the monitored sync signals in bits
SPE_TSY52LOSD (Table 122), SPE_TJ0J1V1LOSD (Table 122) , SPE_TSPELOSD (Table 122), and
SPE_TV1LOSD (Table 122), respectively. The microprocessor interrupt may be masked using bits
SPE_TSY52LOSM (Table 123), SPE_TJ0J1V1LOSM (Table 123), SPE_TSPELOSM (Table 123), and
SPE_TV1LOSM (Table 123), respectively.
J1 Byte Insert
A 64-byte sequence stored in SPE_TJ1DINS[1—64][7:0] (Table 139) will be inserted into the outgoing J1 byte
when bit SPE_TJ1INS = 1 (Table 130); otherwise, the associated POAC value is inserted when bit
SPE_TPOAC_J1 = 1 (Table 130) or the default value, determined by the value of microprocessor bit
SMPR_OH_DEFLT (Table 15), is inserted when SPE_TPOAC_J1 = 0.
The CRC for the J1 trace has to be programmed into the J1 bytes by the user.
B3 BIP-8 Calculation and Insert
The B3 bytes are allocated for path overhead error monitoring function. This function is a bit interleaved parity 8
code (BIP-8) using even parity. The BIP-8 is computed before scrambling over all bits of the previous AU-3/TUG-3
frame, and is placed in byte B3 of the current frame also before scrambling. When enabled with control bit,
SPE_TB3ERRINS (Table 132), a single B3 byte can be inverted each time bit SPE_BERR_INS (Table 132) is
asserted.
C2 Signal Label Byte Insert
When bit SPE_TC2INS = 1 (Table 130), the value in SPE_TC2DINS[7:0] (Table 133) is inserted into the outgoing
C2 byte; otherwise, insert the associated POAC value when SPE_TPOAC_C2 = 1 (Table 130) or insert the default
value determined by the microprocessor bit SMPR_OH_DEFLT when bit SPE_TPOAC_C2 = 0.
REI-P: G1(7:4) Insert
Four bits of the G1 byte G1(7:4) are allocated for use as a path remote error indication (REI). For AU-3/TUG-3 sig-
nals, these bits convey the count (in the range of 0 to 8) of interleaved bit blocks that have been detected in error
by the BIP-8 (B3) detector on the received signal.
This function can be inhibited with bit SPE_TREIP_INH (Table 131) and the value in SPE_TG1DINS[7:4]
(Table 133) is inserted in G1(7:4) bits. A continuous error in the G1 byte can be inserted using control bit
SPE_TREIERRINS (Table 132). A value of 0x03 will be inserted when SPE_TREIERRINS = 1.
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