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參數(shù)資料
| 型號： | TMXF28155 |
| 廠商： | Lineage Power |
| 英文描述： | 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH) |
| 中文描述： | 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH） |
| 文件頁數(shù)： | 449/672頁 |
| 文件大?。?/td> | 3782K |
| 代理商： | TMXF28155 |
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
449
Lucent Technologies Inc.
28-Channel Framer Block Functional Description
(continued)
System Interface
System Interface Introduction
The system interface of super mapper can be programed for several modes of operation:
Concentration Highway (CHI) Mode.
This is the system interface on Lucent’s current framers. It can be pro-
grammed to operate at 2.048 MHz, 4.096 MHz, 8.192 MHz, or 16.384 MHz clock rates (data rates up to
8.192 Mbits/s only). In this mode, a pair of global system clock and system frame sync (one for the transmit and
one for the receive direction) are required. This interface can be used, for example, to interface with the TSI
device.
Parallel Bus System Interface Mode.
This interface consists of a 17-bit wide parallel bus operating at
19.44 Mbits/s, 9 bits of which form a byte of data and a data parity bit while the other 8 bits contain the signaling
and control information. A clock and frame sync are expected in both the receive and transmit directions. For a
28-link device only 1/3 of the bytes are populated. In the transmit direction the unpopulated bytes are 3-stated,
while in the receive direction they are ignored. Three 28-link devices (super mappers) can be connected in parallel
to the telecom bus for implementing an STS-3 (STM-1) rate interface.
Note:
The Tx system is defined as the interface that sends data out of the chip and toward the system (non
SONET) interface. The Rx system receives data from the system. These designations are opposite of the
path definitions for the super mapper.
System Interface References/Standards
1.
2.
ITU G.783 Characteristics of synchronous digital hierarchy (SDH) equipment functional blocks.
ITU Q.511 Exchange interfaces towards other exchanges.
Transmit/Receive System Interface Features
The features supported in the system interface are summarized below:
n
Data rates of 2.048 Mbits/s, 4.096 Mbits/s, 8.192 Mbits/s, and 19.44 Mbyte/s.
n
Clock rates of 2.048 MHz, 4.096 MHz, 8.192 MHz, 16.384 MHz, and 19.44 MHz.
n
A global input clock and frame sync (CHI and parallel bus system interface modes).
n
Byte offset—2.048 Mbits/s, 0—31 bytes.
n
Byte offset—4.096 Mbits/s, 0—63 bytes.
n
Byte offset—8.192 Mbits/s, 0—127 bytes.
n
Bit offset (CHI mode).
n
1/2-bit offset (CHI mode).
n
1/4-bit offset (CHI CMS mode).
n
Clock mode select (CMS) (CHI mode).
n
Associated signaling mode (ASM) (CHI mode).
n
Double time-slot mode, CHIDTS (CHI mode).
n
Double NOTFAS system time slot, FRM_DNOTFAS (Table 382) (CHI and parallel bus system interface modes).
n
Sampled clock edge for transmit system frame sync (CHI mode).
n
Global programmable stuffed time-slot position in DS1 mode (CHI mode).
n
Global programmable stuffed byte in DS1 mode (CHI and parallel bus system interface modes).
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