參數(shù)資料
型號： TMXF28155
廠商： Lineage Power
英文描述： 155/51 Mbits/s SONET/SDH(155/51 M位/秒 SONET/SDH)
中文描述： 五十一分之一百五十五Mbits /秒的SONET / SDH（五十一分之一百五十五M位/秒的SONET / SDH）
文件頁數(shù)： 5/672頁
文件大小： 3782K
代理商： TMXF28155
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Preliminary Data Sheet, Rev. 1
October 2000
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
5
Lucent Technologies Inc.
Table of Contents
(continued)
Contents
Page
Signaling Global Registers ............................................................................................................................492
Frame Formatter (Transmit Framer) Global Register ....................................................................................496
Facility Data Link Global Registers ................................................................................................................497
Super Mapper Framer Per Link Configuration and Status Registers ............................................................497
Performance Monitor Per Link Registers .......................................................................................................505
Receive Facility Data Link Configuration and Status Registers .....................................................................523
Transmit Facility Data Link Configuration and Status Registers ....................................................................525
System Interface, Arbiter, and Frame Formatter Mapping ............................................................................528
System Interface Per Link Registers .............................................................................................................529
Arbiter Framer Per Link Registers .................................................................................................................530
Frame Formatter Per Link Registers .............................................................................................................535
Line Decoder/Encoder Per Link Registers .....................................................................................................537
Line Encoder/Decoder Per Link Registers .....................................................................................................538
HDLC Per Channel Configuration and Status Registers ...............................................................................539
28-Channel Framer Block Register Map .......................................................................................................547
Cross Connect (XC) Block Functional Description ...............................................................................................557
Cross Connect Introduction ...........................................................................................................................557
Cross Connect Features ................................................................................................................................557
Cross Connect Block Diagram .......................................................................................................................558
Cross Connect Connectivity Overview ..........................................................................................................563
DS1/E1 Cross Connect ..................................................................................................................................564
Notes on the DS1 Cross Connect ..................................................................................................................567
DS2 Connectivity ...........................................................................................................................................573
DS3 Connectivity ...........................................................................................................................................582
Transmit and Receive Path Overhead Access Channel I/O Configuration ...................................................589
Cross Connect Register Descriptions ............................................................................................................590
Cross Connect Register Map .........................................................................................................................598
Digital Jitter Attenuation Controller Functional Description ..................................................................................601
Introduction ....................................................................................................................................................601
Features .........................................................................................................................................................601
Functional Block Diagram of the DJA Block ..................................................................................................602
Digital Jitter Attenuation Controller Operation ...............................................................................................603
Digital Jitter Attenuation Controller Register Descriptions .............................................................................605
Digital Jitter Attenuation Controller Register Map ..........................................................................................609
Test-Pattern Generation/Detection Functional Description ..................................................................................610
Test-Pattern Generator Introduction ..............................................................................................................610
Block Diagram ...............................................................................................................................................611
Functional Descriptions .................................................................................................................................612
TPM Framing Acquisition and Synchronization .............................................................................................616
Microprocessor Interface ...............................................................................................................................617
Test-Pattern Generation/Detection Register Descriptions .............................................................................618
Test-Pattern Generation/Detection Register Map ..........................................................................................632
Clocking and Power Management Philosophy .....................................................................................................636
Maintenance Philosophy ......................................................................................................................................637
Electrical Characteristics ......................................................................................................................................640
Absolute Maximum Ratings ...........................................................................................................................640
Handling Precautions .....................................................................................................................................640
Operating Conditions .....................................................................................................................................640
Logic Interface Characteristics ......................................................................................................................641
LVDS Interface Characteristics ......................................................................................................................642
Timing Characteristics ..........................................................................................................................................643
TMUX Block Timing .......................................................................................................................................643
DS3 Timing ....................................................................................................................................................647
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