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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 12/359頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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- vi -
6.2 STATUS OF PINS UPON A SPECIFIC STATE....................................................... 131
6.3 PIN CONFIGURATION .......................................................................................... 133
CHAPTER 7 INITIALIZATION INTERFACE....................................................... 135
7.1 RESET FUNCTION ............................................................................................... 135
7.1.1 RTC Reset.......................................................................................................................... 135
7.1.2 RSTSW .............................................................................................................................. 136
7.1.3 Deadman
’
sSW.................................................................................................................. 137
7.1.4 Software Shutdown............................................................................................................ 138
7.1.5 HALTimer Shutdown.......................................................................................................... 139
7.2 POWER-ON SEQUENCE...................................................................................... 140
7.3 RESET OF THE CPU CORE................................................................................. 142
7.3.1 Cold Reset.......................................................................................................................... 142
7.3.2 Soft Reset........................................................................................................................... 142
7.4 V
R
4101 PROCESSOR MODES............................................................................. 144
7.4.1 Power Modes ..................................................................................................................... 144
7.4.2 Privilege Modes.................................................................................................................. 145
7.4.3 Reverse Endianess............................................................................................................ 145
7.4.4 Bootstrap Exception Vector (BEV)..................................................................................... 145
7.4.5 Cache Error Check............................................................................................................. 146
7.4.6 Disable Parity Errors .......................................................................................................... 146
7.4.7 Interrupt Enable (IE)........................................................................................................... 146
CHAPTER 8 CACHE ORGANIZATION AND OPERATION................................ 147
8.1 MEMORY ORGANIZATION................................................................................... 147
8.2 CACHE ORGANIZATION...................................................................................... 148
8.2.1 Organization of the Instruction Cache (I-Cache)................................................................ 149
8.2.2 Organization of the Data Cache (D-Cache) ....................................................................... 149
8.2.3 Accessing the Caches........................................................................................................ 150
8.3 CACHE OPERATIONS.......................................................................................... 151
8.3.1 Cache Write Policy............................................................................................................. 151
8.4 CACHE STATES.................................................................................................... 152
8.5 CACHE STATE TRANSITION DIAGRAMS............................................................ 153
8.5.1 Data Cache State Transition.............................................................................................. 153
8.5.2 Instruction Cache State Transition..................................................................................... 153
8.6 CACHE DATA INTEGRITY.................................................................................... 154
8.7 MANIPULATION OF THE CACHES BY AN EXTERNAL AGENT.......................... 164
CHAPTER 9 CPU CORE INTERRUPTS............................................................ 165
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
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| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PD301-024-03-P-C-200 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
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