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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁(yè)數(shù)： | 177/359頁(yè) |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 7 INITIALIZATION INTERFACE
144
7.4 V
R
4101 PROCESSOR MODES
The V
R
4101 processor supports several user-selectable modes. The CPU core mode is set by writing
to the Status register and Config register. The built-in peripheral circuit mode is set by writing to the I/O
register.
This section describes the operating modes of the CPU core. For a description of the operating modes
of the built-in peripheral circuitry, see the relevant chapters.
7.4.1 Power Modes
The V
R
4101 supports four power modes: Fullspeed, Standby, Suspend, and Hibernate modes.
(1) Fullspeed mode
Normally the processor clock (PClock) operates at 33 MHz. The system bus clock operates at the
same speed as the PClock.
By default, the Fullspeed mode is used. The processor returns to the Fullspeed mode after any reset.
(2) Standby mode
When a STANDBY instruction is executed, the processor is placed in Standby mode. In Standby mode,
all internal clocks in the CPU core, excluding the timer and interrupt clocks, are held high. All peripheral
units operate in the same way as in Fullspeed mode. This means that DMA operation is also enabled in
Standby mode.
When the STANDBY instruction terminates the WB stage, the V
R
4101 waits for the internal SysAD bus
(internal) to become idle. Then, those clocks internal to the CPU core are shut down, causing pipeline
operation to terminate. The PLL, timer, interrupt clocks, and internal bus clocks (TClock and
MasterOut) continue operation.
Any interrupt, including an internally generated timer interrupt, return the processor placed in Standby
mode to Fullspeed mode.
(3) Suspend mode
When a SUSPEND instruction is executed, the processor is placed in Suspend mode. In Suspend
mode, the processor stalls the pipeline, and causes all internal clocks in the CPU core, excluding the
PLL and interrupt clocks, to be held high. Moreover, the processor stops the supply of TClock to the
peripheral units. So, only some peripheral units, such as an interrupt unit (DCD control, etc.), can
operate in Suspend mode. In this state, the register data and cache data are preserved.
When the SUSPEND instruction terminates the WB stage, the V
R
4101 instigates a DRAM transition to
self-refresh mode, then waits for the internal SysAD bus (internal) to become idle. Then, those clocks
internal to the CPU core are shut down, causing pipeline operation to terminate. Moreover, the supply
of TClock to the peripheral units is stopped. However, the PLL, timer, interrupt clocks, and MasterOut
continue operation.
The processor remains in Suspend mode until an interrupt is accepted. As soon as an interrupt is
accepted, the processor returns to the Fullspeed mode.
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