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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 81/359頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 3 V
R
4101 PIPELINE
50
3.5.3 Slip Conditions
During
Φ
2 of the RF stage and
Φ
1 of the EX stage, internal logic will determine whether it is possible to
start the current instruction in this cycle. If all of the source operands are available (either from the
register file or via the internal bypass logic) and all the hardware resources necessary to complete the
instruction will be available whenever required, then the instruction “run”; otherwise, the instruction will
“slip”. Slipped instructions are retired on subsequent cycles until they issue. The backend of the
pipeline (stages DC and WB) will advance normally during slips in an attempt to resolve the conflict.
NOPs will be inserted into the bubble in the pipeline. Instructions killed by branch likely instructions,
ERET or exceptions will not cause slips.
Figure 3-16. Load Data Interlock
1
add A,B
Load B
Load A
Bypass
Detect load interlock
IF
RF
EX
DC
WB
IF
RF
EX
DC
WB
IF
RF
RF
EX
DC
WB
IF
RF
EX
DC
WB
1
Get the target data
2
2
Load Data Interlock is detected in the RF stage shown in as Figure 3-16 and also the pipeline slips in the
stage. Load Data Interlock occurs when data fetched by a load instruction and data moved from HI, LO
or CP0 register is required by the next immediate instruction. The pipeline begins running again when
the clock after the target of the load is read from the data cache, HI, LO and CP0 register. The data
returned at the end of the DC stage is input into the end of the RF stage, using the bypass multiplexers.
Figure 3-17. MD Busy Interlock
1
Bypass
mflo/mfhi
Detect MD busy interlock
IF
RF
EX
DC
WB
IF
RF
RF
EX
DC
WB
IF
RF
EX
DC
WB
1
Get target data
2
2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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