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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁(yè)數(shù)： | 255/359頁(yè) |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 14 ICU (INTERRUPT CONTROL UNIT)
222
How an interrupt request is notified to the CPU core is shown below.
If an interrupt request occurs in the peripheral units, the corresponding bit in the interrupt indication
register of Level 2 (xxxINTREG) is set to 1. The interrupt indication register is ANDed bit-wise with the
corresponding interrupt mask register of Level 2 (MxxxINTREG). If the occurred interrupt request is
enabled (set to 1) in the mask register, the interrupt request is notified to the interrupt indication register
of Level 1 (SYSINTREG) and the corresponding bit is set to 1. At this time, the interrupt requests from
the same register of Level 2 are notified to the SYSINTREG as a single interrupt request.
Interrupt requests from some units directly set their corresponding bits in the SYSINTREG.
The SYSINTREG is ANDed bit-wise with the interrupt mask register of Level 1 (MSYSINTREG). If the
interrupt request is enabled (set to 1) in MSYSINTREG, a corresponding interrupt request signal is
output from the ICU to the CPU core. battint is connected to the NMI or Int0 signal of the CPU core
(selected by setting of NMIREG). rtc_long is connected to the Int1 signal of the CPU core. The other
interrupt requests are connected to the Int0 signal of the CPU core as a one interrupt request.
The following figure shows an outline of interrupt control in the ICU.
Figure 14-1. Outline of Interrupt Control
SYSINTREG
SOFTINTREG
buserrint
SIUINTREG
MSIUINTREG
GIUINTREG
MGIUINTREG
KIUINTREG
MKIUINTREG
ADUINTREG
MADUINTREG
PIUINTREG
MPIUINTREG
pcmciaint
etimerint
rtc_long
powerint
battint
MSYSINTREG
AND-OR
AND-OR
NMI
(battint
Note
)
Int1
(rtc_long)
Int0
(all interrupts
except for
battint
Note
, and
rtc_long)
14
14
Level 1 registers
Level 2 registers
AND-OR
AND-OR
AND-OR
AND-OR
5
14
14
13
13
5
5
4
4
5
5
8
keyscanint
penchgint
Interrupt indication registers
Interrupt mask registers
AND-OR logic
(Checking masks bit by bit
and summarizing interrupt
requests from the registers)
Note
Which of NMI and Int0 is used for battint is selectable by setting of NMIREG.
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