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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 23/359頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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- xvii -
LIST OF FIGURES (4/8)
Fig. No.
Title
Page
9-1.
9-2.
9-3.
Nonmaskable Interrupt Signal.................................................................................................... 165
Hardware Interrupt Signals ........................................................................................................ 167
Masking of the CPU Core Interrupts.......................................................................................... 168
10-1.
10-2.
10-3.
10-4.
10-5.
10-6.
10-7.
10-8.
10-9.
10-10.
10-11.
10-12.
10-13.
10-14.
BCUCNTREG (0x0B00 0000).................................................................................................... 170
BCUBRREG (0x0B00 0002)...................................................................................................... 171
BCUBRCNTREG (0x0B00 0004)............................................................................................... 172
BCUBCLREG (0x0B00 0006).................................................................................................... 173
BCUBCLCNTREG (0x0B00 0008)............................................................................................. 174
BCUSPEEDREG (0x0B00 000A) .............................................................................................. 175
BCUERRSTREG (0x0B00 000C) .............................................................................................. 177
BCURFCNTREG (0x0B00 000E)............................................................................................... 178
PREVIDREG (0x0B00 0010) ..................................................................................................... 179
ROM 4-Byte Read (WROMA[2:0] = 110)................................................................................... 191
Page-ROM 4-Byte Read (WROMA[2:0] = 110, WPROM[1:0] = 01).......................................... 192
Flash Memory 2-byte Access..................................................................................................... 193
Two-Byte Access in the Case Where the LCDRDY High Level Is Sampled.............................. 195
One-byte Access to Odd-numbered Address in the Case Where the LCDRDY High Level Is Sampled
................................................................................................................................................196
Two-Byte Access in the Case Where the ZWS* Low Level Is Sampled (WISAA[2:0] = 101).... 197
Four-Byte Access in the Case Where the ZWS* Low Level Is Sampled (WISAA[2:0] = 101)... 197
Two-Byte Access to the LCD Controller (WLCDA[1:0] = 10)..................................................... 198
Two-Byte Access to the LCD Controller (WLCD[1:0] = 11) ....................................................... 198
Four-Byte Read Access to the DRAM........................................................................................ 199
Four-Byte Write Access to the DRAM........................................................................................ 199
Byte Read from Odd-numbered Address of the DRAM............................................................. 200
Byte Read from Even-numbered Address of the DRAM............................................................ 200
Byte Write to Odd-numbered Address of the DRAM.................................................................. 201
Byte Write to Even-numbered Address of the DRAM................................................................ 201
CBR Refresh Cycle.................................................................................................................... 202
Self Refresh Cycle ..................................................................................................................... 202
10-15.
10-16.
10-17.
10-18.
10-19.
10-20.
10-21.
10-22.
10-23.
10-24.
10-25.
10-26.
11-1.
11-2.
11-3.
11-4.
PADDMAADRLREG (0x0B00 0020).......................................................................................... 204
PADDMAADRHREG (0x0B00 0022)......................................................................................... 204
SRXDMAADRLREG (0x0B00 0024).......................................................................................... 205
SRXDMAADRHREG (0x0B00 0026)......................................................................................... 206
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
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