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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 178/359頁 |
| 文件大小： | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 7 INITIALIZATION INTERFACE
145
(4) Hibernate mode
The users may set the processor to Hibernate mode with HIBERNATE instruction. In the Hibernate
mode, the processor quits supplying clocks to all of the units. At the time, the contents of the registers
and caches are kept, and TClock and MasterOut output is stopped. The processor remains in
Hibernate mode until the POWER pin is asserted, a WakeUpTimer interrupt is generated, or the DCD
pin is asserted. When the POWER pin is asserted, a WakeUpTimer interrupt is generated, or the DCD
pin is asserted, the processor returns to Fullspeed mode. In Hibernate mode, the power consumption is
slightly more than 0 W (Because of the 32-kHz oscillator and built-in peripheral circuits that operate at
32 kHz, the power consumption can never fall completely to 0 W).
7.4.2 Privilege Modes
The V
R
4101 supports three modes of system privilege: kernel, supervisor, and user extended
addressing. This section describes these three modes.
(1) Kernel extended addressing mode
If the KX bit in the Status register is set, it enables MIPS III opcodes in Kernel mode and causes the
TLB mismatch on kernel addresses to use the Extended TLB Mismatch exception vector.
(2) Supervisor extended addressing mode
If the SX bit in the Status register is set, it enables MIPS III opcodes in Supervisor mode and causes the
TLB mismatch on supervisor addresses to use the Extended TLB Mismatch exception vector.
(3) User extended addressing mode
If the UX bit in the Status register is set, it enables MIPS III opcodes in User mode and causes the TLB
mismatch on user addresses to use the Extended TLB Mismatch exception vector. If the bit is clear, it
enables MIPS I and II opcodes and 32-bit virtual address.
7.4.3 Reverse Endianess
When the RE bit in the Status register is set, endianess as seen by user software is reversed.
However, the RE bit in the Status register must be set to 0 since the V
R
4101 supports the little-endian
order only.
7.4.4 Bootstrap Exception Vector (BEV)
This bit is used when diagnostic tests cause exceptions to occur prior to verifying proper operation of
the cache and main memory system.
This bit is automatically set to 1 at reset and NMI exception.
When set, the BEV bit in the Status register causes the TLB Mismatch exception vector to be relocated
to a virtual address of 0xFFFF FFFF BFC0 0200 and the common exception vector relocated to address
0xFFFF FFFF BFC0 0380.
When BEV is cleared, these vectors are located at 0xFFFF FFFF 8000 0000 (TLB Mismatch) and
0xFFFF FFFF 8000 0180 (common).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
| μPD30121 | 64-Bit MIPS RISC Microprocessor(64 位RISC 微處理器) |
| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30181 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30210 | 64-Bit MIPS RISC Microprocessor(64位MIPS RISC 微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD301-024-03-PC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PD301-024-03-P-C-200 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
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