參數(shù)資料
型號(hào)： μPD30101
廠(chǎng)商： NEC Corp.
英文描述： 64-Bit Microprocessor(64位微處理器)
中文描述： 64位微處理器（64位微處理器）
文件頁(yè)數(shù)： 181/359頁(yè)
文件大小： 1652K
代理商： ΜPD30101
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CHAPTER 8 CACHE ORGANIZATION AND OPERATION
148
The V
R
4100 CPU core has two on-chip caches: one holds instructions (the instruction cache), the other
holds data (the data cache). The instruction and data caches can be read in one PClock cycle.
Data writes are pipelined and can complete at a rate of one per PClock cycle. In the first stage of the
cycle, the store address is translated and the tag is checked; in the second stage, the data is written
into the data RAM.
8.2 CACHE ORGANIZATION
This section describes the organization of the on-chip data and instruction caches. Figure 8-2 provides
a block diagram of the V
R
4100 CPU core cache and memory model.
Figure 8-2. Cache Support
V
R
4100 CPU core
Cache controller
I-cache
D-cache
Caches
Main memory
I-cache:
D-cache: Data cache
Instruction cache
(1) Cache Line Lengths
A cache line is the smallest unit of information that can be fetched from main memory for the cache,
and that is represented by a single tag.
The line size for the instruction/data cache is 4 words (16 bytes).
(2) Cache Sizes
The instruction cache in the V
R
4100 CPU core is 2 Kbytes; the data cache is 1 Kbytes.
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