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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁(yè)數(shù)： | 122/359頁(yè) |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 5 EXCEPTION PROCESSING
91
Note:
Int(4:0) are the internal signals of the V
R
4100 CPU core. For details about
connection to the on-chip peripheral units, refer to Chapter 14.
KX:
Enables 64-bit addressing in Kernel mode (0
→
32-bit, 1
→
64-bit). If this bit is set, an XTLB
Refill exception occurs if a TLB miss occurs in the Kernel mode address space.
Enables 64-bit addressing and operation in Supervisor mode (0
→
32-bit, 1
→
64-bit). If this
bit is set, an XTLB Refill exception occurs if a TLB miss occurs in the Supervisor mode
address space.
Enables 64-bit addressing and operation in User mode (0
→
32-bit, 1
→
64-bit). If this bit is
set, an XTLB Refill exception occurs if a TLB miss occurs in the User mode address space.
Sets and indicates the operating mode (10
→
User, 01
→
Supervisor, 00
→
Kernel).
Sets and indicates the error level (0
→
Normal, 1
→
Error).
Sets and indicates the exception level (0
→
Normal, 1
→
Exception).
Sets and indicates interrupt enabling/disabling (0
→
Disabled, 1
→
Enabled).
SX:
UX:
KSU:
ERL:
EXL:
IE:
Figure 5-6. Status Register Diagnostic Status Field
16
17
18
19
20
21
22
23
24
0
BEV
TS
SR
0
CH
CE
DE
1
1
1
1
1
1
1
2
BEV:
Specifies the base address of a TLB Refill exception vector and common exception vector (0
→
Normal, 1
→
Bootstrap).
Causes the TLB to be shut down (read-only) (0
→
Not shut down, 1
→
Shut down). This bit
is used to avoid any problems that may occur when multiple TLB entries match the same
virtual address. After the TLB has been shut down, reset the processor to enable restart.
Note that the TLB is shut down even if a TLB entry matching a virtual address is marked as
being invalid (with the V bit cleared).
Causes a Soft Reset or NMI exception (0
→
Not caused, 1
→
Caused).
CP0 condition bit (0
→
False, 1
→
True). This bit can be read and written by software only;
it cannot be accessed by hardware.
When CE = 1, the contents of the PErr register are written to the check bits of the cache
(See the description of the PErr register (26)).
Specifies whether a cache parity error causes an exception (0
→
Enable parity check, 1
→
Disable parity check).
Reserved for future use. Write 0 in a write operation. When this field is read, 0 is read.
TS:
SR:
CH:
CE:
DE:
0:
(1) Status register modes and access states
Fields of the Status register set the modes and access states described in the sections that follow.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
| μPD30121 | 64-Bit MIPS RISC Microprocessor(64 位RISC 微處理器) |
| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30181 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30210 | 64-Bit MIPS RISC Microprocessor(64位MIPS RISC 微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD301-024-03-PC | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Analog IC |
| PD301-024-03-P-C-200 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:DC to DC Converter |
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| PD301-024-03-PI | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Analog IC |
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