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參數(shù)資料
| 型號： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 129/359頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 5 EXCEPTION PROCESSING
98
5.3.10 Parity Error Register (26)
The read/write Parity Error (PErr) register contains the cache data parity bits for cache initialization,
cache diagnostics, or cache error processing.
The PErr register is loaded by the Index_Load_Tag CACHE instruction. All bit of the parity field are valid
on the data cache operation. But a LSB of the parity field is valid on the instruction cache operation.
The contents of the PErr register are:
"
written into the primary data cache on store instructions (instead of the computed parity) when the
CE bit of the Status register is set to 1
"
substituted for the computed parity for the CACHE Fill instruction
Figure 5-12 shows the format of the PErr register.
Figure 5-12. PErr Register Format
8
24
0
31
8
7
0
Parity
Parity:
0:
Specifies the 8-bit parity data to be read from or written to the primary cache.
Reserved for future use. Write 0 in a write operation. When this field is read, 0 is read.
5.3.11 Cache Error Register (27)
The 32-bit read/write Cache Error (CacheErr) register processes parity errors in the primary cache.
Parity errors cannot be corrected by on-chip hardware.
The CacheErr register holds cache index and status bits that indicate the cause of the error.
Figure 5-13 shows the format of the CacheErr register.
Figure 5-13. CacheErr Register Format
31 30 29 28 27 26 25 24
11 10
0
14
11
ER
0
ED ET
0
EE EB
0
PIdx
1 1
1
1
1 1
1
ER:
Reference type (0
→
Instruction, 1
→
Data)
Indicates whether an error occurred in the data field (0
→
Normal, 1
→
Error).
Indicates whether an error occurred in the tag field (0
→
Normal, 1
→
Error).
This bit is set if an error occurs on the SysAD bus.
This bit is set if a data error occurs subsequent to an instruction error. (The error status is
indicated by the remaining bit positions.) In this case, the data cache must be flushed upon
the completion of instruction error processing.
Cache index
Reserved for future use. Write 0 in a write operation. When this field is read, 0 is read.
ED:
ET:
EE:
EB:
PIdx:
0:
相關PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
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參數(shù)描述 |
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