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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁數(shù)： | 49/359頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 1 INTRODUCTION
18
1.5.6 Floating-Point Unit (FPU)
The V
R
4101 does not support the floating-point unit (FPU). Coprocessor Unusable exception will occur
if any FPU instructions are executed. If necessary, FPU instructions should be emulated by software in
an exception handler.
1.5.7 Cache
The V
R
4101 chip incorporates instruction and data caches, which are independent of each other. This
configuration enables high-performance pipeline operations. Both caches have a 64-bit data bus.
These buses can be accessed in parallel. The instruction cache of the V
R
4101 has a storage capacity
of 2 KB, while the data cache has a capacity of 1 KB.
(1) Instruction cache
The V
R
4101 incorporates a direct-mapped on-chip instruction cache. This virtually indexed, physically
tagged cache is 2 KB in size and is protected with word parity.
Because the cache is virtually indexed, the virtual-to-physical address translation occurs in parallel with
the cache access. The tag holds a 22-bit physical address and valid bit, and is parity protected.
The instruction cache is 64-bits wide, and can be refilled or accessed in a single pipeline cycle.
Instruction fetches require only 32 bits per cycle, for a maximum transfer rate of 132 MB/sec. The line
size is four words (16 bytes).
(2) Data cache
For single cycle data access, the V
R
4101 includes a 1 KB on-chip data cache that is directly-mapped
with a fixed 16-byte (four words) line size.
The data cache is protected with byte parity and its tag is protected with a single parity bit. It is virtually
indexed and physically tagged to allow address translation and data cache access simultaneously.
The write policy is writeback, which means that storing data to a cache does not immediately cause
main memory to be updated. This increases system performance by reducing bus traffic.
1.6 MEMORY MANAGEMENT SYSTEM (MMU)
The V
R
4101 has a 32-bit physical addressing range of 4 Gbytes. However, since it is rare for systems
to implement a physical memory space as large as that memory space, the CPU provides a logical
expansion of memory space by translating addresses composed in the large virtual address space into
available physical memory addresses. The V
R
4101 supports the following two addressing modes:
"
32-bit mode, in which the virtual address space is divided into 2 Gbytes per user process and 2
Gbytes for the kernel.
"
64-bit mode, in which the virtual address is expanded to1 Tbyte (2
space.
40
bytes) of user virtual address
A detailed description of these address spaces is given in Chapter 4.
1.6.1 Translation Lookaside Buffer (TLB)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD30102 | 64-/32-BIT Microprocessor(64/32位微處理器) |
| μPD30121 | 64-Bit MIPS RISC Microprocessor(64 位RISC 微處理器) |
| μPD30122 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30181 | 64-Bit RISC Microprosessor(64位RISC微處理器) |
| μPD30210 | 64-Bit MIPS RISC Microprocessor(64位MIPS RISC 微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD301-024-03-PC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PD301-024-03-P-C-200 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-250 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-P-C-300 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DC to DC Converter |
| PD301-024-03-PI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
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