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參數(shù)資料
| 型號(hào)： | μPD30101 |
| 廠商： | NEC Corp. |
| 英文描述： | 64-Bit Microprocessor(64位微處理器) |
| 中文描述： | 64位微處理器（64位微處理器） |
| 文件頁(yè)數(shù)： | 156/359頁(yè) |
| 文件大?。?/td> | 1652K |
| 代理商： | ΜPD30101 |
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CHAPTER 6 PIN FUNCTIONS
124
6.1 V
R
4101 SIGNALS
6.1.1 System Bus Interface Signals
The system bus interface signals are used when the V
R
4101 processor is connected to the system’s
DRAM, ROM, LCD, and PCMCIA. Table 6-1 lists the functions of these signals.
Table 6-1. System Bus Interface Signals (1/2)
Signal name
I/O
Definition
Function
ADD[20..0]
O
Address Bus
21-bit address bus. This bus is used to specify DRAM, ROM, LCD, and
PCMCIA addresses from the V
R
4101.
DATA[15..0]
I/O
Data Bus
16-bit data bus. This bus is used to transfer data from the V
R
4101 to
DRAM, ROM, the LCD, and PCMCIA, or vice versa.
LCDCS*
O
LCD Chip Select
LCD chip select signal. This signal becomes active when the V
R
4101
accesses the LCD by using the ADD bus and DATA bus.
LCDOE*
O
LCD Output Enable LCD output enable signal. This signal becomes active when the
V
R
4101 accesses the LCD to read data.
LCDWE*/
ROMWE*
O
LCD Write Enable/
ROM Write Enable
Signal generated by multiplexing the LCD write enable signal and
FROM write enable signal. This signal functions as the LCD write
enable signal when LCDCS is active; the signal becomes active when
the V
R
4101 accesses the LCD to write data. This signal functions as
the ROM write enable signal when LCDCS is inactive; the signal
becomes active when the V
R
4101 accesses flash memory to write data.
LCDRDY
I
LCD Ready
LCD ready signal. Activate this signal when the LCD or PCMCIA
controller is ready to accept accesses from the V
R
4101.
ROMCS*[3..0]
O
ROM Chip Select
ROM chip select signal. This signal is used to select a ROM to be
accessed from a maximum of four connected ROM chips.
ROMOE*
O
ROM Output Enable ROM output enable signal. This signal becomes active when the
V
R
4101 accesses ROM to read data.
MRAS*[3..0]
O
DRAM RAS
DRAM RAS signal. This signal becomes active when a valid row
address is output on the ADD bus for a RAM chip to be selected for
access, from a maximum of four connected RAM chips.
UCAS*
O
Upper CAS
DRAM CAS signal. This signal becomes active when a valid column
address is output on the ADD bus when accessing the high-order area
in DRAM.
LCAS*
O
Lower CAS
DRAM CAS signal. This signal becomes active when a valid column
address is output on the ADD bus when accessing the low-order area
in DRAM.
RAMWE*
O
DRAM Write
Enable
DRAM write enable signal. This signal becomes active when the
V
R
4101 accesses DRAM to write data.
PCMCLK
O
PCM Clock
PCMCIA card clock. An 8-MHz clock is supplied to the PCMCIA
controller.
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