- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄1916 > DS34S132GN+ (Maxim Integrated Products)IC TDM OVER PACKET 676-BGA PDF資料下載
參數(shù)資料
| 型號： | DS34S132GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 164/194頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 電路數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 676-BGA |
| 供應(yīng)商設(shè)備封裝： | 676-PBGA（27x27） |
| 包裝： | 管件 |
| 其它名稱： | 90-34S13+2N0 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁當(dāng)前第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁
DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
71 of 194
Figure 9-30. MPC8313, Non-multiplexed Bus Interface
MPC8313
DS34S132
IRQn
LCSn
LA[18]
LA[24]
LA[23]
LA[22]
LA[21]
LA[20]
LA[19]
LAD[6]
LAD[5]
LAD[4]
LAD[3]
LAD[2]
LAD[1]
LAD[0]
LAD[9]
LAD[8]
LAD[7]
LAD[15]
LAD[14]
LAD[13]
LAD[12]
LAD[11]
LAD[10]
LCLK
LGTA
LBCTL
LA[17]
LA[16]
LA[15]
LA[14]
LA[13]
LA[12]
VDD33
VSS
SYSCLK
PTA_N
PRW
PCS_N
PINT_N
PA[13]
PA[5]
PA[6]
PA[7]
PA[8]
PA[9]
PA[10]
PA[11]
PA[12]
PA[2]
PA[3]
PA[4]
PD[13]
PD[5]
PD[6]
PD[7]
PD[8]
PD[9]
PD[10]
PD[11]
PD[12]
PD[3]
PD[4]
PD[14]
PD[15]
PD[2]
PD[0]
PD[1]
PA[1]
PTA_CTRL
PWRCTRL
PALE
PWIDTH
PD[31:16]
Not
used
Figure 9-31. MPC8313, Multiplexed Bus Interface
MPC8313
DS34S132
IRQn
LCSn
LA[18]
LA[24]
LA[23]
LA[22]
LA[21]
LA[20]
LA[19]
LAD[6]
LAD[5]
LAD[4]
LAD[3]
LAD[2]
LAD[1]
LAD[0]
LAD[9]
LAD[8]
LAD[7]
LAD[15]
LAD[14]
LAD[13]
LAD[12]
LAD[11]
LAD[10]
LCLK
LGTA
LBCTL
LA[17]
LA[16]
VSS
LALE
Not
used
SYSCLK
PTA_N
PRW
PCS_N
PINT_N
PA[13]
PA[5]
PA[6]
PA[7]
PA[8]
PA[9]
PA[10]
PA[11]
PA[12]
PA[2]
PA[3]
PA[4]
PD[13]
PD[5]
PD[6]
PD[7]
PD[8]
PD[9]
PD[10]
PD[11]
PD[12]
PD[3]
PD[4]
PD[14]
PD[15]
PD[2]
PD[0]
PD[1]
PA[1]
PTA_CTRL
PWRCTRL
PALE
PWIDTH
PD[31:16]
9.6.5 Interrupt Hierarchy
The S132 includes a 3-level hierarchical interrupt system for interrupting the CPU. There are more than 700
conditions that can generate an interrupt on PINT_N. The 3-level hierarchy enables the CPU to discover any active
interrupt condition with no more than 3 register reads.
The Level 3 Latched Status registers are the lowest level registers in the hierarchy and indicate when an interrupt
condition has been detected. The latched bits insure that the CPU does not “miss” transient interrupt conditions.
Real-time Status Register indications are also provided for some of the Level 3 Interrupt Conditions.
The Level 2 Status registers (G.GSR4, G.GSR5 and G.GSR6) are used to combine 640 latched active Level 3
interrupt conditions into Level 2 group status indications. The Level 3 registers that are combined are B.GxSRL,
JB.GxSRL, G.PTSRL and G.PRSRL. Each Level 2 bit indicates if any of its “group member” (Level 3 Latched
register) bits are enabled and are indicating an active interrupt event has been detected.
The Level 1 Interrupt register, G.GSR1, combines the remaining Level 3 Latched register indications with the Level
2 group status indications so that that the CPU can read one register (G.GSR1) to monitor all latched, active Level
3 interrupt conditions. These Level 1 and Level 2 register bits are real-time (non-latched) bits to indicate when any
enabled Level 3 latched interrupt condition is active.
The Level 1 interrupt register, G.TPISRL, provides latched indications for each of its interrupt conditions. There are
no Level 3 or Level 2 registers associated with these interrupt conditions.
One Interrupt Enable bit is provided for each of the latched interrupt register bits and for each of the Level 1, real-
time G.GSR1 register indications so that any number or combination of the interrupt conditions can be disabled
from generating an interrupt toward the CPU. When any latched register bit indicates that an active interrupt was
detected (1), that latched bit is enabled, and its associated Level 1 register bit is enabled, the S132 will generate an
active Interrupt signal (0) toward the CPU on PINT_N. The inactive state for PINT_N signal can be programmed to
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS34T102GN+ | IC TDM OVER PACKET 484TEBGA |
| DS3501U+H | IC POT NV 128POS HV 10-USOP |
| DS3502U+ | IC POT DGTL NV 128TAP 10-MSOP |
| DS3503U+ | IC POT DGTL NV 128TAP 10-MSOP |
| DS3897MX | IC TXRX BTL TRAPEZIODAL 20-SOIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS34S132GN+ | 功能描述:通信集成電路 - 若干 32Port TDM-Over-Pack Transport Device RoHS:否 制造商:Maxim Integrated 類型:Transport Devices 封裝 / 箱體:TECSBGA-256 數(shù)據(jù)速率:100 Mbps 電源電壓-最大:1.89 V, 3.465 V 電源電壓-最小:1.71 V, 3.135 V 電源電流:50 mA, 225 mA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝:Tube |
| DS34S132GNA2+ | 功能描述:通信集成電路 - 若干 32Port TDM-Over-Pack Transport Device RoHS:否 制造商:Maxim Integrated 類型:Transport Devices 封裝 / 箱體:TECSBGA-256 數(shù)據(jù)速率:100 Mbps 電源電壓-最大:1.89 V, 3.465 V 電源電壓-最小:1.71 V, 3.135 V 電源電流:50 mA, 225 mA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝:Tube |
| DS34T101 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T101_08 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
| DS34T101_09 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。