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參數(shù)資料
| 型號： | DS34S132GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 25/194頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 電路數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-PBGA（27x27） |
| 包裝： | 管件 |
| 其它名稱： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
120 of 194
EMA. Field
Name
Addr (A:)
Bit [x:y]
Type
Description
RSVD
[4:0]
Reserved.
WSRIE1.
A:03D8h
Write Status Register Interrupt Enable 1. Default: 0x00.00.00.00
RSVD
[31:19]
Reserved.
WPNRIE
[18] rwc-_-i3
Write Preempt New Request Interrupt Enable (see EMA.WSRL1.WPNRSL)
RSVD
[17]
Reserved.
WQNFIE
[16] rwc-_-i3
Write Queue Not Full Interrupt Enable. (see EMA.WSRL1.WQNFSL)
RSVD
[15:8]
Reserved.
WFOIE
[7] rwc-_-i3
Write FIFO Overflow Interrupt Enable. (see EMA.WSRL1.WFOSL)
WFEIE
[6] rwc-_-i3
Write FIFO Empty Interrupt Enable. (see EMA.WSRL1.WFESL)
WTOIE
[5] rwc-_-i3
Reserved.
RSVD
[4:0]
Reserved.
10.3.6.2 Read Registers (EMA.)
Table 10-22. Read Registers (EMA.)
EMA. Field
Name
Addr (A:)
Bit [x:y]
Type
Description
RCR.
A:03E0h
Read Control Register. Default: 0x00.00.00.00
RSVD
[31:13]
Reserved.
RPCRC
[12:10] rwc-_-_
Receive Packet and Configuration Read Control is used to control the
transfer of packets from the RXP CPU SDRAM Queue to the internal RXP CPU
FIFO.
0 = idle - no operations
2 = Flush/reset RXP CPU Queue (external SDRAM queue)
3 = Flush/reset RXP CPU FIFO (internal S132 FIFO Buffer)
6 = Transfer packet from SDRAM RXP CPU Queue to RXP CPU FIFO
all other values are reserved
TL
[9:0] rwc-_-_
Transfer Length indicates how many double words are to be transferred from
the SDRAM RXP CPU Queue to the RXP CPU FIFO. This function is used when
RPCRC = 6. The maximum TL value is 512. TL = 1 means “1 double word of
data”. The CPU must read the first double word of each RXP CPU packet to
learn how many bytes are included in each RXP CPU packet.
RAR.
A:03E4h
Read Address Register. Default: 0x00.00.00.00
RSVD
[31:0]
Reserved.
RDR.
A:03E8h
Read Data Register. Default: 0x00.00.00.00
EMRD
[31:0] ros-_-_
External Memory Read Data. Each read from EMRD provides a double word of
RXP CPU packet data from the internal RXP CPU FIFO and auto increments the
FIFO address (to be ready for the next read). The data for each RXP CPU
packet must first be transferred from the SDRAM RXP CPU Queue (using
EMA.RCR.RPCRC) before the data is available at the RXP CPU FIFO.
RSR1.
A:03ECh
Read Status Register 1. Default: 0x00.00.00.00
RSVD
[31:17]
Reserved.
RQNES
[16] ros-_-i3
Read Queue Not Empty Status = “1” indicates one or more packets are waiting
in the SDRAM RXP CPU Queue (1 to 512 packets waiting; see RSR2.RQL).
RSVD
[15:7]
Reserved.
RFRS
[6] ros-_-i3
Read FIFO Ready Status = “1” indicates the block of data for the RXP CPU
packet (as requested by EMA.RCR.TL) has been transferred from the RXP CPU
Queue to the RXP CPU FIFO and can now be read at EMA.RDR.EMRD.
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| DS34T101_08 | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:Single/Dual/Quad/Octal TDM-over-Packet Chip |
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