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參數(shù)資料
| 型號(hào)： | DS34S132GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 23/194頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 電路數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 676-BGA |
| 供應(yīng)商設(shè)備封裝： | 676-PBGA（27x27） |
| 包裝： | 管件 |
| 其它名稱： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
119 of 194
EMA. Field
Name
Addr (A:)
Bit [x:y]
Type
Description
TPCWC
[12:10] rwc-_-_
TXP Packet and Configuration Write Control is used to control the transfer of
packets from the internal TXP CPU FIFO to the TXP CPU SDRAM Queue.
0 = idle - no operations
2 = Flush/reset TXP CPU Queue (external SDRAM queue)
3 = Flush/reset TXP CPU FIFO (internal S132 FIFO Buffer)
6 = Transfer packet from TXP CPU FIFO to SDRAM TXP CPU Queue
all other values are reserved
TL
[9:0] rwc-_-_
Transfer Length is used to indicate how many double words are included in the
packet that is to be transferred from the TXP CPU FIFO to the TXP CPU Queue.
This function is used when TPCWC = 6 and a complete TXP CPU packet has
already been stored at EMA.WDR.EMWD. The maximum TL value is 512. TL = 0
means “no data”. To transfer a single byte, TL = 1, and TLBE = 0x1.
WAR.
A:03C4h
WAR. Default: 0x00.00.00.00
RSVD
[31:0]
Reserved.
WDR.
A:03C8h
Write Data Register. Default: 0x00.00.00.00
EMWD
[31:0] woc-_-_
External Memory Write Data. Data written to EMWD is stored in the internal
TXP CPU FIFO in preparation for transfer to the SDRAM TXP CPU Queue. Each
EMWD write, auto increments the FIFO address (to be ready for the next write).
WSR1.
A:03CCh
Write Status Register 1. Default: 0x00.00.00.00
RSVD
[31:17]
Reserved.
WQNFS
[16] ros-_-i3
Write Queue Not Full Status = “1” indicates the TXP CPU Queue is not full. Up
to 512 packets can be stored in the SDRAM TXP CPU Queue (see WSR2.WQL)
RSVD
[15:7]
Reserved.
WFES
[6] ros-_-i3
Write FIFO Empty Status = “1” = TXP CPU FIFO is empty, new data can be
stored. The last packet was transferred or flushed, there is no data in the FIFO.
RSVD
[5:0]
Reserved.
WSR2.
A:03D0h
Write Status Register 2. Default: 0x00.00.00.00
RSVD
[31]
Reserved.
WQL
[30:21] ros-_-_
Write Queue Level = # packets currently stored in SDRAM TXP CPU Queue.
RSVD
[20:0]
Reserved.
WSRL1.
A:03D4h
Write Status Register Latch 1. Default: 0x00.00.00.00
RSVD
[31:19]
Reserved.
WPNRSL
[18] rls-crw-i3
Write Preempted by New Request Status Latch = “1” indicates one or more
packet transfers from the TXP CPU FIFO to the TXP CPU Queue were
preempted/corrupted by an invalid EMA.WDR.EMWD write (wait until WFES = 1
before beginning the write operation for each new packet). The combination of
WPNRSL = 1 and WPNRIE = 1 forces G.GSR1.EMAWS = 1.
RSVD
[17]
Reserved.
WQNFSL
[16] rls-crw-i3
Write Queue Not Full Status Latch is a latched “1” when EMA.WSR1.WQNFS
transitions from 0 to 1. The combination of WQNFSL = 1 and WQNFIE = 1 forces
G.GSR1.EMAWS = 1.
RSVD
[15:8]
Reserved.
WFOSL
[7] rls-crw-i3
Write FIFO Overflow Status Latch = “1” = internal TXP CPU FIFO overflow (i.e.
more than 512 EMA.WDR.EMWD writes before an EMA.WCR.TPCWC transfer).
The combination of WFOSL = 1 and WFOIE = 1 forces G.GSR1.EMAWS = 1.
WFESL
[6] rls-crw-i3
Write FIFO Empty Status Latch is a latched “1” when EMA.WSR1.WFES
transitions from 0 to 1. The combination of WFESL = 1 and WFEIE = 1 forces
G.GSR1.EMAWS = 1.
WTOSL
[5] rls-crw-i3
Reserved.
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