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參數(shù)資料
| 型號： | DS34S132GN+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 183/194頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TDM OVER PACKET 676-BGA |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 40 |
| 功能： | TDM-over-Packet（TDMoP） |
| 接口： | TDMoP |
| 電路數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 676-BGA |
| 供應(yīng)商設(shè)備封裝： | 676-PBGA（27x27） |
| 包裝： | 管件 |
| 其它名稱： | 90-34S13+2N0 |
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DS34S132 DATA SHEET
19-4750; Rev 1; 07/11
89 of 194
G. Field
Name
Addr (A:)
Bit [x:y] Type
Description
JBUIE
[6] rwc-_-i1
Jitter Buffer Interrupt Enable. (see G.GSR1.JBS)
PIE
[5] rwc-_-i1
Port Interrupt Enable. (see G.GSR1.PS)
PCIE
[4] rwc-_-i1
Packet Classifier Interrupt Enable. (see G.GSR1.PCS)
EMIIE
[3] rwc-_-i1
External Memory Interface Interrupt Enable. (see G.GSR1.EMIS)
RSVD
[2]
Reserved.
EMAWIE
[1] rwc-_-i1
External Memory Access Write Interrupt Enable. (see G.GSR1.EMAWS)
EMARIE
[0] rwc-_-i1
External Memory Access Read Interrupt Enable. (see G.GSR1.EMARS)
GSRIE2. A:0064h
Global Status Register Interrupt Enable 2. Default: 0x00.00.00.00
PPTCIE
[31:0] rwc-_-i3
Per Port Transmit (RXP) CAS Interrupt Enable. (see G.GSR2.PPTCSL)
GSRIE3. A:0068h
Global Status Register Interrupt Enable 3. Default: 0x00.00.00.00
PPRCIE
[31:0] rwc-_-i3
Per Port Receive (TXP) CAS Interrupt Enable. (see G.GSR3.PPRCSL)
10.3.2 Bundle Registers (B.)
10.3.2.1 Bundle Reset Registers (B.)
Table 10-6. Bundle Reset Registers (G.)
B. Field
Name
Addr (A:)
Bit [x:y] Type
Description
BRCR1. A:0080h
Bundle Reset Control Register 1. Default: 0x00.00.00.00
SNS
[31:16] rwc-_-_
Sequence Number Seed = Sequence # seed used in the next TXP packet for the
Bundle number specified by RXTXBS when the TXP direction is released from
reset (B.BRCR2.TXBRE). SNS should be a random/unpredictable value.
RSVD
[15:8]
Reserved.
RXTXBS
[7:0] rwc-_-_
RXP or TXP Bundle Select specifies the Bundle Number that is used in the next
Bundle Reset (B.BRCR2) or Bundle Reset Status (B.BRSR) operation. To change
a Bundle Data Path Reset State, B.BRCR2 must be programmed first to specify
the new RXP and TXP Data Path Reset States. Next a write to BRCR1 initiates
the B.BRCR2 reset command to the Bundle specified by RXTXBS (and initiates a
new TXP Sequence Number). To read the status of a Bundle Data Path Reset
State, RXTXBS must be programmed first to specify the Bundle number. Next a
read to B.BRSR will provide the status of the TXP and RXP Reset States for the
Bundle specified by RXTXBS.
BRCR2. A:0084h
Bundle Reset Control Register 2. Default: 0x00.00.00.00
RSVD
[31:2]
Reserved.
RXBRE
[1] rwc-_-_
RXP Bundle Reset Enable selects the Reset State for the RXP Payload Data
Path of the Bundle identified by B.BRCR1. RXBRE does not affect RXP Clock
Recovery for SAT/CES Bundles with payload or SAT/CES Clock Only Bundles.
0 = Release Bundle Reset to forward payload data and reset Bundle Status
1 = Hold Bundle Data Path in reset (does not reset Bundle Status value)
TXBRE
[0] rwc-_-_
TXP Bundle Reset Enable selects the Reset State for the TXP Bundle Payload
Data Path identified by B.BRCR1. TXBRE disables transmission of TXP Bundles
(it blocks the receive TDM Port data and disables TXP Bundle Status registers).
0 = Release Bundle Reset to forward payload data and reset Bundle Status
1 = Hold Bundle Data Path in reset (does not reset Bundle Status values)
BRSR.
A:0088h
Bundle Reset Status Register. Default: 0x00.00.00.00
RSVD
[31:2]
Reserved.
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PDF描述 |
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參數(shù)描述 |
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