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參數(shù)資料
| 型號(hào)： | L64007 |
| 廠商： | LSI CORP |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 103/166頁 |
| 文件大?。?/td> | 1015K |
| 代理商： | L64007 |
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Arch
33 Wed May 28 17:36:23 1997
Draft 1/21/97
L64007 MPEG-2, DVB, JSAT Transport Demultiplexer Technical Manual
2-33
PRE.4 for Rev. D
Copyright 1997 by LSI Logic Corporation. All rights reserved.
Figure 2.29
Finding the Splice
Point
When the L64007 splice countdown reaches 0, you can accomplish
seamless switching by changing the video and audio PIDs to new
values.
2.3.3 Splicing
The host CPU can program the Audio Splice PID and Video Splice PID.
When a splice occurs, the PID processor rotates between the current
PID and the splice PID. The splice PID becomes the active PID, and the
active PID becomes the splice PID for use on the next splice.
The Splice Control registers have the same format as the PID registers.
Bit [12:0] are the 13-bit value of the splice PID. Bit [13] is the splice
enable bit, enabling the splicing function when set to 1. In addition, the
Splice Countdown register contains the following status bits: bit [15] is
the End of Splice Packet status bit; bit [14] is the Audio Splice Flag; and
bit [13] is the Video Splice Flag.
2.3.4 PES
Packet Interrupt
The host can indicate the arrival of a new PES packet by setting an inter-
rupt at the beginning of Packet Unit Start Indicator (PUSI), which is sim-
ilar to the “section end” indicator.
2.4
Memory
Management
Unit (MMU)
The MMU is responsible for the data transfer control between the L64007
internal data resources and the external DRAM memory (see
Figure 2.30). From the user’s point of view, the MMU can be divided into
the DRAM Controller and the Cyclic Buffer Manager (CBM).
Figure 2.30
L64007 Architecture
Block Diagram
H
AF
H
Payload
SPI = 1
SPC = 10
SPC = 9
Splice point
H
Payload
SPC = 0
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PDF描述 |
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