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參數(shù)資料
| 型號： | MC68307CFG16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | PLASTIC, QFP-100 |
| 文件頁數(shù)： | 160/264頁 |
| 文件大?。?/td> | 949K |
| 代理商： | MC68307CFG16 |
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Electrical Characteristics
11-6
MC68307 USER’S MANUAL
MOTOROLA
34
Clock high to BG negated
0
40
0
20
ns
359
BR asserted to BG asserted (for last cycle of operand transfer)
1.5
3.5
1.5
3.5
Clks
36
BR negated to BG negated
1.5
3.5
1.5
3.5
Clks
37
BGACK asserted to BG asserted
1.5
3.5
1.5
3.5
Clks
37A2
BGACK asserted to BR negated
40 ns
1.5
20 ns
1.5
Clks
38
BG asserted to control, address, data bus high impedance (AS, CSx
negated)
—
100
—
50
ns
39
BG width negated
1.5
—
1.5
—
Clks
46
BGACK width low
1.5
—
1.5
—
Clks
474
Asynchronous input setup time
10
—
5
—
ns
53
Data-out hold from clock high
0—0—
ns
55
R/W asserted to data bus impedance change
0—0—
ns
565
HALT/RESET pulse width, RSTIN pulse width
10
—
10
—
Clks
57
BGACK negated to AS, CSx, LDS, UDS, R/W driven
1.5
—
1.5
—
Clks
58
BR negated to AS, CSx, LDS, UDS, R/W driven
1.5
—
1.5
—
Clks
NOTES:
1. For a loading capacitance of less than or equal to 50 pF, subtract 5 ns from the value given in the maximum
columns.
2. Actual value depends on clock period.
3. When AS, CSx and R/W are equally loaded (
±20%), subtract 5 ns from the values given in these columns.
4. If the asynchronous input setup time (#47) requirement is satised for DTACK, the DTACK asserted to data setup
time (#31) requirement can be ignored. The data must only satisfy the data-in to clock low setup time (#27) for the
following clock cycle.
5. For power-up, the MC68307 is held in the reset state for 32768 clock cycles after VCC becomes stable to allow
stabilization of on-chip circuitry. After the system is powered up, #56 refers to the minimum pulse width of RESET/
HALT required to reset the controller. This pulse is stretched internally to 132 clocks. If RSTIN is used, the pulse is
stretched internally to 32768 clocks, and RESET and HALT are asserted as outputs.
6. The processor will negate BG and begin driving the bus again if external arbitration logic negates BR before
asserting BGACK.
7. The minimum value must be met to ensure proper operation. If the maximum value is exceeded, BG may be
reeasserted.
8. AS is always asserted, regardless of whether it is mapped to internal or external peripherals/memory. If the designer
wishes to decode more chip selects than are provided, one of CS0 – CS3 should be used as the enable for the
external decode.
9. During a read modify write cycle or a dynamically sized cycle, BG is delayed if BR is asserted before the last bus
cycle of the operand transfer, in order to ensure operand coherency. BG will be asserted once AS has asserted for
the last bus cycle of the transfer.
Num
Characteristic
3.3V
3.3 V or 5 V
Unit
8.33 MHz
16.67 MHz
Min
Max
Min
Max
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68307PU16 | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| MC68307PU16V | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| MC68307FG16 | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MC68307V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Technical Summary Integrated Multiple-Bus Processor |
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| MC68322AD | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Printer Processor |
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