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參數(shù)資料
| 型號： | MC68307CFG16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | PLASTIC, QFP-100 |
| 文件頁數(shù)： | 191/264頁 |
| 文件大?。?/td> | 949K |
| 代理商： | MC68307CFG16 |
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Signal Description
MOTOROLA
MC68307 USER’S MANUAL
2-9
When the bus is arbitrated to an external master, or during reset, UDS and LDS are three-
stated. D7–D0 should be regarded as invalid in 8-bit-wide bus mode.
2.3.5 8051 Address Latch Enable (ALE)
This output signal is used to latch the low byte of address (AD7–AD0 signals) during access
to external 8051-compatible peripheral circuits. Its function is tied to CS3 logic which can be
programmed to locate the 8051-compatible bus address space anywhere in the memory
map. For a discussion of the timing of the 8051-compatible bus signals, refer to Section 3
Bus Operation. ALE is not three-stated during external bus mastership or system reset.
2.3.6 8051-Compatible Bus Read (RD)
This active-low output indicates that the bus cycle in progress is an 8051 read cycle, and
that an addressed 8051 peripheral should provide data on the AD7–AD0 lines within the
specified access time. RD is not three-stated during external bus mastership or system
reset.
2.3.7 8051-Compatible Bus Write (WR)
This active-low output indicates that the bus cycle in progress is an 8051 write cycle, and
that an addressed 8051 peripheral should accept the valid data which is now on the
AD7-AD0 lines. WR is not three-stated during external bus mastership or system reset.
2.3.8 Bus Width Select for CS0 (BUSW0)
The state on this input pin is read at reset, and is used to choose the data bus width for mem-
ory accesses for CS0 (Refer to Section 5.2.1.2 System Control Register (SCR)). Hold
BUSW0 low for an 8-bit data bus, or high for a 16-bit data bus during bus cycles which trigger
CS0. BUSW0 does not choose the bus width for CS1, CS2 or CS3; that is done by user ini-
tialization code. Internally, the MC68307 always has a 16-bit bus.
2.4 EXCEPTION CONTROL SIGNALS
The following paragraphs describe the exception control signals.
2.4.1 Reset (RESET)
The external assertion of this bidirectional active-low signal simultaneously with the asser-
tion of HALT starts a system initialization sequence by resetting the whole MC68307 (pro-
cessor, SIM, and internal peripherals). This is called a cold reset or system reset. The
processor assertion of RESET (from executing a RESET instruction) resets all external
devices of a system and internal peripherals of the MC68307 without affecting the initial
state of the processor, chip select logic, port configuration, or Interrupt configuration. This is
called a software reset or peripheral reset. Refer to Section 3 Bus Operation for further
information on reset operation.
During a cold reset, the address bus, data bus, and bus control pins (AS, UDS, LDS, R/W)
are all three-stated. Chip select outputs, CS3–CS0, remain high. None of these signals are
three-stated during a peripheral reset.
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PDF描述 |
|---|---|
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