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參數(shù)資料
| 型號： | SC1100UFH-233 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個芯片 |
| 文件頁數(shù)： | 177/348頁 |
| 文件大小： | 2063K |
| 代理商： | SC1100UFH-233 |
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Revision 1.1
177
www.national.com
G
Core Logic Module
(Continued)
4:0
IOCS0# I/O Address Range.
This 5-bit field is used to select the range of IOCS0#.
00000: 1 Byte
01111: 16 Bytes
00001: 2 Bytes
11111: 32 Bytes
00011: 4 Bytes
All other combinations are reserved.
00111: 8 Bytes
Index 77h
Reserved
Reset Value: 00h
Index 78h-7Bh
DOCCS# Base Address Register (R/W)
Reset Value: 00000000h
31:0
DiskOnChip Chip Select Base Address.
This 32-bit value represents the memory base address used to enable assertion
of DOCCS# (ball D21, muxed with GPIO20, see PMR[7] in Table 3-2 on page 50 for ball function selection).
This register is used in conjunction with F0 Index 7Ch (DOCCS# Control register).
Index 7Ch-7Fh
DOCCS# Control Register (R/W)
Reset Value: 00000000h
This register is used in conjunction with F0 Index 78h (DOCCS# Base Address register).
31:27
26
Reserved.
Must be set to 0.
DiskOnChip Chip Select Positive Decode (DOCCS#).
0: Disable.
1: Enable.
Writes Result in Chip Select.
When this bit is set to 1, writes to configured memory address (base address configured in
F0 Index 78h; range configured in bits [18:0]) cause DOCCS# to be asserted.
0: Disable.
1: Enable.
Reads Result in Chip Select.
When this bit is set to 1, reads from configured memory address (base address configured in
F0 Index 78h; range configured in bits [18:0]) cause DOCCS# to be asserted.
0: Disable.
1: Enable.
Reserved.
Must be set to 0.
DOCCS# Memory Address Range.
This 19-bit mask is used to qualify accesses on which DOCCS# is asserted by mask-
ing the upper 19 bits of the incoming PCI address (AD[31:13]).
25
24
23:19
18:0
Index 80h
Power Management Enable Register 1 (R/W)
Reset Value: 00h
7:6
5
Reserved.
Must be set to 0.
Codec SDATA_IN SMI.
When set to 1, this bit allows an SMI to be generated in response to an AC97 codec producing a
positive edge on SDATA_IN (ball AF22).
0: Disable.
1: Enable.
Top level SMI status is reported at F1BAR0+I/O Offset 00h/02h[0].
Second level SMI status is reported at F0 Index 87h/F7h[2].
Reserved.
Must be set to 0.
IRQ Speedup.
Any unmasked IRQ (per I/O Ports 021h/0A1h) or SMI disables clock throttling (via internal SUSP#/SUSPA#
handshake) for a configurable duration when system is power-managed using CPU Suspend modulation.
0: Disable.
1: Enable.
The duration of the speedup is configured in the IRQ Speedup Timer Count Register (F0 Index 8Ch).
Traps.
Globally enable all power management I/O traps.
0: Disable.
1: Enable.
This excludes the XpressAUDIO I/O traps, which are enabled via F3BAR0+Memory Offset 18h.
4
3
2
Table 5-29. F0: PCI Header and Bridge Configuration Registers for GPIO and LPC Support (Continued)
Bit
Description
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PDF描述 |
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