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參數(shù)資料
| 型號(hào)： | SC1100UFH-233 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個(gè)芯片 |
| 文件頁數(shù)： | 95/348頁 |
| 文件大?。?/td> | 2063K |
| 代理商： | SC1100UFH-233 |
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Revision 1.1
95
www.national.com
G
SuperI/O Module
(Continued)
Table 4-28. Bank 1 - CEIR Wakeup Configuration and Control Registers
Bit
Description
Bank 1, Offset 03h
Width: Byte
This register is set to 00h on power-up of V
PP
or software reset.
CEIR Wakeup Control Register - IRWCR (R/W)
Reset Value: 00h
7:6
5:4
Reserved.
CEIR Protocol Select.
00: RC5
01: NEC/RCA
1x: Reserved
Reserved.
Invert IRRX1 Input.
0: Not inverted. (Default)
1: Inverted.
Reserved.
CEIR Enable.
0: Disable. (Default)
1: Enable.
3
2
1
0
Bank 1, Offset 04h
Reserved
Bank 1, Offset 05h
This register defines the station address to be compared with the address contained in the incoming CEIR message. If CEIR is enabled
(bit 0 of the IRWCR register is 1) and an address match occurs, then bit 5 of the WKSR register is set to 1.
This register is set to 00h on power-up of V
PP
or software reset.
CEIR Wakeup Address Register - IRWAD (R/W)
Reset Value: 00h
7:0
CEIR Wakeup Address.
Bank 1, Offset 06h
Each bit in this register determines whether the corresponding bit in the IRWAD register takes part in the address comparison. Bits 5, 6,
and 7 must be set to 1 if the RC-5 protocol is selected.
This register is set to E0h on power-up of V
PP
or software reset.
CEIR Wakeup Mask Register - IRWAM (R/W)
Reset Value: E0h
7:0
CEIR Wakeup Address Mask.
If the corresponding bit is 0, the address bit is not masked (enabled for compare).
If the corresponding bit is 1, the address bit is masked (ignored during compare).
Bank 1, Offset 07h
This register holds the received address to be compared with the address contained in the IRWAD register.
This register is set to 00h on power-up of V
PP
or software reset.
CEIR Address Shift Register - ADSR (RO)
Reset Value: 00h
7:0
CEIR Address.
CEIR Wakeup Range 0 Registers
These two registers (IRWTR0L and IRWTR0H) define the low and high limits of time range 0 (see Table 4-24 on page 92). The values
are represented in units of 0.1 msec.
RC-5 protocol: The bit cell width must fall within this range for the cell to be considered valid. The nominal cell width is 1.778 msec for
a 36 KHz carrier. IRWTR0L and IRWTR0H should be set to 10h and 14h, respectively. (Default)
NEC protocol: The time distance between two consecutive CEIR pulses that encodes a bit value of 0 must fall within this range. The
nominal distance for a 0 is 1.125 msec for a 38 KHz carrier. IRWTR0L and IRWTR0H should be set to 09h and 0Dh, respectively.
Bank 1, Offset 08h
This register is set to 10h on power-up of V
PP
or software reset.
IRWTR0L Register (R/W)
Reset Value: 10h
7:5
4:0
Reserved.
CEIR Pulse Change, Range 0, Low Limit.
Bank 1, Offset 09h
This register is set to 14h on power-up of V
PP
or software reset.
IRWTR0H Register (R/W)
Reset Value: 14h
7:5
4:0
Reserved.
CEIR Pulse Change, Range 0, High Limit.
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