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參數(shù)資料
| 型號： | SC1100UFH-233 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個芯片 |
| 文件頁數(shù)： | 300/348頁 |
| 文件大?。?/td> | 2063K |
| 代理商： | SC1100UFH-233 |
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www.national.com
300
Revision 1.1
G
Electrical Specifications
(Continued)
Figure 7-12. PCICLK Timing and Measurement Points
t
HIGH
0.4 V
IO
, p-to-p
(minimum)
0.6V
IO
0.2V
IO
0.5 V
IO
0.4 V
IO
0.3 V
IO
t
CYC
t
LOW
PCICLK
Table 7-14. PCI Bus Timing Parameters
Symbol
Parameter
Min
Max
Unit
Comments
t
VAL
PCICLK to Signal Valid Delay
1,2,4
(on the bus)
2
11
ns
t
VAL
(ptp)
PCICLK to Signal Valid Delay
1,2,4
(point-to-point)
2
12
ns
t
ON
Float to Active Delay
1,3
2
ns
t
OFF
Active to Float Delay
1,3
28
ns
t
SU
Input Setup Time to PCICLK
4,5
(on the bus)
7
ns
t
SU
(ptp)
Input Setup Time to PCICLK
4,5
(point-to-point)
10,12
ns
t
H
Input Hold Time from PCICLK
5
0
ns
t
RST
PCIRST# Active Time After Power Stable
6,3
1
ms
t
RST-CLK
PCIRST# Active Time After PCICLK Stable
6,3
100
μs
t
RST-OFF
PCIRST# Active to Output Float Delay
3,6,7,
40
ns
1.
2.
See the timing measurement conditions in Figure 7-14.
Minimum times are evaluated with same load used for slew rate measurement (as shown in note 3 of Table ); maximum
times are evaluated with the load circuits shown in Figure 7-13, for high-going and low-going edges respectively.
Not 100% tested.
REQ# and GNT# are point-to-point signals, and have different output valid delay and input setup times than do signals
on the bus. GNT# has a setup time of 10 ns; REQ# has a setup time of 12 ns. All other signals are sent via the bus.
See the timing measurement conditions in Figure 7-15.
PCIRST# is asserted and deasserted asynchronously with respect to PCICLK (see Figure 7-16).
All output drivers are asynchronously floated when PCIRST# is active.
3.
4.
5.
6.
7.
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PDF描述 |
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