參數(shù)資料
型號(hào)： SC1100UFH-233
廠商： National Semiconductor Corporation
英文描述： Geode⑩ Information Appliance On a Chip
中文描述： Geode⑩信息家電在一個(gè)芯片
文件頁(yè)數(shù)： 316/348頁(yè)
文件大小： 2063K
代理商： SC1100UFH-233
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www.national.com
316
Revision 1.1
G
Electrical Specifications
(Continued)
Table 7-22. UltraDMA Data Burst Timing Requirements
Symbol
Parameter
Mode 0 (ns)
Mode 1 (ns)
Mode 2 (ns)
Min
Max
Min
Max
Min
Max
t
2CYC
Typical sustained average two cycle time
240
160
120
Two cycle time allowing for clock variations (from rising
edge to next rising edge or from falling edge to next falling
edge of STROBE)
235
156
117
t
CYC
Cycle time allowing for asymmetry and clock variations
(from STROBE edge to STROBE edge)
114
75
55
t
DS
Data setup time (at recipient)
15
10
7
t
DH
Data hold time (at recipient)
5
5
5
t
DVS
Data valid setup time at sender (from data bus being valid
until STROBE edge)
70
48
34
t
DVH
Data valid hold time at sender (from STROBE edge until
data may become invalid)
6
6
6
t
FS
First STROBE time (for device to first negate
IDE_IRDY[0:1] (DSTROBE[0:1]) from IDE_IOW[0:1]#
(STOP[0:1]) during a data in burst)
0
230
0
200
0
170
t
LI
Limited interlock time
1
1.
t
UI
, t
MLI
, and t
LI
indicate sender-to-recipient or recipient-to-sender interlocks, that is, one agent (either sender or recipi-
ent) is waiting for the other agent to respond with a signal before proceeding. t
UI
is an unlimited interlock with no maxi-
mum time value. t
MLI
is a limited time-out with a defined minimum. t
LI
is a limited time-out with a defined maximum.
0
150
0
150
0
150
t
MLI
Interlock time with minimum
1
20
20
20
t
UI
Unlimited interlock time
1
0
0
0
t
AZ
Maximum time allowed for output drivers to release (from
being asserted or negated)
10
10
10
t
ZAH
Minimum delay time required for output drivers to assert or
negate (from released state)
20
20
20
t
ZAD
0
0
0
t
ENV
Envelope time (from IDE_DACK[0:1]# to IDE_IOW[0:1]#
(STOP[0:1]) and IDE_IOR[0:1]# (HDMARDY[0:1]#) during
data out burst initiation)
20
70
20
70
20
70
t
SR
STROBE to DMARDY time (if DMARDY# is negated
before this long after STROBE edge, the recipient shall
receive no more than one additional data WORD)
50
30
20
t
RFS
Ready-to-final-STROBE time (no STROBE edges shall be
sent this long after negation of DMARDY#)
75
60
50
t
RP
Ready-to-pause time (time that recipient shall wait to ini-
tiate pause after negating DMARDY#)
160
125
100
t
IORDYZ
Pull-up time before allowing IDE_IORDY[0:1] to be
released
20
20
20
t
ZIORDY
Minimum time device shall wait before driving
IDE_IORDY[0:1]
0
0
0
T
ACK
Setup and hold times for IDE_DACK[0:1]# (before asser-
tion or negation)
20
20
20
T
SS
Time from STROBE edge to negation of IDE_DREQ[0:1]
or assertion of IDE_IOW[0:1]# (STOP[0:1]) (when sender
terminates a burst)
50
50
50
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PDF描述
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SC1100UFH-300 Geode⑩ Information Appliance On a Chip
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SC11372CQ MOBILE RADIO ANALOG PROCESSOR
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SC1101_05 制造商:SEMTECH 制造商全稱:Semtech Corporation 功能描述:Asynchronous Voltage Mode PWM Controller
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