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參數(shù)資料
| 型號(hào)： | SC1100UFH-233 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個(gè)芯片 |
| 文件頁(yè)數(shù)： | 229/348頁(yè) |
| 文件大?。?/td> | 2063K |
| 代理商： | SC1100UFH-233 |
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Revision 1.1
229
www.national.com
G
Core Logic Module
(Continued)
5.4.3.1
F2 Index 20h, Base Address Register 4 (F2BAR4), points
to the base address of where the registers for IDE control-
IDE Controller Support Registers
ler configuration are located. Table 5-36 gives the bit for-
mats of the I/O mapped IDE Controller Configuration
registers that are accessed through F2BAR4.
Table 5-36. F2BAR4+I/O Offset: IDE Controller Configuration Registers
Bit
Description
Offset 00h
IDE Bus Master 0 Command Register — Primary (R/W)
Reset Value: 00h
7:4
3
Reserved.
Must be set to 0. Must return 0 on reads.
Read or Write Control.
Sets the direction of bus master transfers.
0: PCI reads performed.
1: PCI writes performed.
This bit should not be changed when the bus master is active.
Reserved.
Must be set to 0. Must return 0 on reads.
Bus Master Control.
Controls the state of the bus master.
0: Disable master.
1: Enable master.
Bus master operations can be halted by setting this bit to 0. Once an operation has been halted, it cannot be resumed. If this
bit is set to 0 while a bus master operation is active, the command is aborted and the data transferred from the drive is dis-
carded. This bit should be reset after completion of data transfer.
2:1
0
Offset 01h
Not Used
Offset 02h
IDE Bus Master 0 Status Register — Primary (R/W)
Reset Value: 00h
7
Simplex Mode. (Read Only)
Indicates if both the primary and secondary channel operate independently.
0: Yes.
1: No (simplex mode).
Drive 1 DMA Enable.
When asserted, allows Drive 1 to perform DMA transfers.
0: Disable.
1: Enable.
Drive 0 DMA Enable.
When asserted, allows Drive 0 to perform DMA transfers.
0: Disable.
1: Enable.
Reserved.
Must be set to 0. Must return 0 on reads.
Bus Master Interrupt.
Indicates if the bus master detected an interrupt.
0: No.
1: Yes. Write 1 to clear.
Bus Master Error.
Indicates if the bus master detected an error during data transfer.
0: No.
1: Yes. Write 1 to clear.
Bus Master Active.
Indicates if the bus master is active.
0: No.
1: Yes.
6
5
4:3
2
1
0
Offset 03h
Not Used
Offset 04h-07h
IDE Bus Master 0 PRD Table Address — Primary (R/W)
Reset Value: 00000000h
31:2
Pointer to the Physical Region Descriptor Table.
This bit field contains a PRD table pointer for IDE Bus Master 0.
When written, this field points to the first entry in a PRD table. Once IDE Bus Master 0 is enabled (Command Register bit 0
= 1), it loads the pointer and updates this field (by adding 08h) so that it points to the next PRD.
When read, this register points to the next PRD.
Reserved.
Must be set to 0.
1:0
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