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參數(shù)資料
| 型號： | SC1100UFH-233 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | Geode⑩ Information Appliance On a Chip |
| 中文描述： | Geode⑩信息家電在一個芯片 |
| 文件頁數(shù)： | 94/348頁 |
| 文件大?。?/td> | 2063K |
| 代理商： | SC1100UFH-233 |
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www.national.com
94
Revision 1.1
G
SuperI/O Module
(Continued)
Table 4-27. Banks 0 and 1 - Common Control and Status Registers
Bit
Description
Offset 00h
Width: Byte
This register is set to 00h on power-up of V
PP
or software reset. It indicates which wakeup event occurred. (See Section 5.2.9.4 "Power
Management Events" on page 136.)
Wakeup Events Status Register - WKSR (R/W1C)
Reset Value: 00h
7
6
5
Reserved.
Reserved.
IRRX1 (CEIR) Event Status.
This sticky bit shows the status of the CEIR event detection. This bit may be enabled only
when IRRX1 is selected on the ball, otherwise results are undefined.
0: Event not detected. (Default)
1: Event detected.
Reserved.
RI# Event Status.
This sticky bit shows the status of RI# event detection. This bit may be enabled only when RI# is selected
on the ball, otherwise results are undefined.
0: Event not detected. (Default)
1: Event detected.
Reserved.
4:2
1
0
Offset 01h
Width: Byte
This register is set to 03h on power-up of V
PP
or software reset. Detected wakeup events that are enabled issue a power-up request the
ACPI controller and/or a PME to the Core Logic module. (See Section 5.2.9.4 "Power Management Events" on page 136.)
Wakeup Events Control Register - WKCR (R/W)
Reset Value: 03h
7
6
5
Reserved.
Reserved.
Must be set to 0.
IRRX1 (CEIR) Event Enable.
This bit may be enabled only when IRRX1 is selected on the ball, otherwise results are unde-
fined.
0: Disable. (Default)
1: Enable.
Reserved.
RI# Event Enable.
This sticky bit shows the status of RI# event detection. This bit may be enabled only when RI# is
selected on the ball, otherwise results are undefined.
0: Disable.
1: Enable. (Default)
Reserved.
4:2
1
0
Offset 02h
This register is set to 00h on power-up of V
PP
or software reset. It enables access to CEIR registers.
Wakeup Configuration Register - WKCFG (R/W)
Reset Value: 00h
7:5
4
3
2
1:0
Reserved.
Reserved.
Must be set to 0.
Reserved.
Must be set to 0.
Reserved.
Configuration Bank Select Bits.
00: Only shared registers are accessible.
01: Shared registers and Bank 1 (CEIR) registers are accessible.
10: Bank selected.
1x: Reserved.
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