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參數(shù)資料
| 型號(hào)： | KU386 |
| 廠商： | Intel Corp. |
| 英文描述： | SX MICROPROCESSOR |
| 中文描述： | SX微處理器 |
| 文件頁(yè)數(shù)： | 53/102頁(yè) |
| 文件大小： | 1268K |
| 代理商： | KU386 |
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Intel386
TM
SX MICROPROCESSOR
The complete bus state transition diagram, including
operation with pipelined address is given by Figure
5.12. Note it is a superset of the diagram for non-
pipelined address only, and the three additional bus
states for pipelined address are drawn in bold.
The fastest bus cycle with pipelined address con-
sists of just two bus states, T1P and T2P (recall for
non-pipelined address it is T1 and T2). T1P is the
first bus state of a pipelined cycle.
240187–26
Figure 5.11. Details of Address Pipelining During Cycles with Wait States
53
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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