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參數(shù)資料
| 型號： | TMXF281553BAL-3C-DB |
| 元件分類： | 通信、網(wǎng)絡(luò)模塊及開發(fā)工具 |
| 英文描述： | Telecomm/Datacomm |
| 中文描述： | 電信/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 201/784頁 |
| 文件大?。?/td> | 10831K |
| 代理商： | TMXF281553BAL-3C-DB |
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
11 M13/M23 MUX/DeMUX Registers
(continued)
201
Agere Systems Inc.
Table of Contents
(continued)
Tables
Page
Table 265. M13_RDL_STATUS, Receive Data-Link Status (RO)..........................................................................216
Table 266. M13_RDL_DATA_R, Receive Data-Link Data (RO) ............................................................................217
Table 267. M13_RDL_FRAME_SIZE_R, Receive Data-Link Frame Size (RO)....................................................217
Table 268. M13_RHDLC_STATUS_R, Receive High-Level Data-Link Control Status (RO).................................217
Table 269. M13_DS2_FORCE_OOF_R, DS2 Force Out-Of-Frame (One Shot R/W)...........................................217
Table 270. M13_CONTROL1, Control 1 (One Shot R/W) .....................................................................................218
Table 271. M13_CONTROL2, Control 2 (R/W) .....................................................................................................218
Table 272. M13_CONTROL3, Control 3 (R/W) ....................................................................................................219
Table 273. M13_SP_OFFSET_R, Sync Pulse Offset (R/W) .................................................................................219
Table 274. M13_SP_D_OFFSET_R, Sync Pulse D Offset (R/W) .........................................................................219
Table 275. M13_M12_MUX_CONTROL1_R[1—7], M12 MUX CONTROL 1 Registers [1—7] (R/W) ..................220
Table 276. M13_M12_MUX_CONTROL2_R[1—7], M12 MUX CONTROL 2 Registers [1—7] (R/W) ..................220
Table 277. M13_DS2_RAI_SEND_R, DS2 Remote Alarm Indication Send (R/W) ...............................................220
Table 278. M13_DS2_RSV_SEND_R, DS2 Reserve Bit Send (R/W)...................................................................220
Table 279. M13_DS2_MPINV_R, DS2 M Frame Alignment or Parity Error (R/W)................................................221
Table 280. M13_DS2_FINV_R, DS2 Frame Error (R/W) ......................................................................................221
Table 281. M13_DS2_P_BER_R, Parity Bit Error Rate (R/W) ..............................................................................221
Table 282. M13_DS2M12_EDGE_R, DS2 M12 Edge (R/W) ................................................................................221
Table 283. M13_DS2_FORCE_AIS_R, DS2 Force Alarm Indication Signal (R/W)...............................................221
Table 284. M13_M12_DEMUX_CONTROL1_R[1—7], M12 DeMUX Control 1 Registers [1—7] (R/W)...............222
Table 285. M13_M12_DEMUX_CONTROL2_R[1—7], M12 DeMUX Control 2 Registers [1—7] (R/W)...............222
Table 286. M13_M12_DEMUX_CONTROL3, DS2 M12 DeMUX Control 3 (R/W)................................................222
Table 287. M13_DMDS2_EDGE_R, DS2 Edge for M12 DeMUX (R/W)...............................................................223
Table 288. M13_DS3_CONTROL1, DS3 Control 1 (R/W) ....................................................................................223
Table 289. M13_DS3_CONTROL2, DS3 Control 2 (R/W) ....................................................................................224
Table 290. M13_TFEAC_CONTROL, Tx FEAC Control (R/W).............................................................................224
Table 291. M13_THDLC_CONTROL1, Tx HDLC Control 1 (R/W)........................................................................225
Table 292. M13_THDLC_CONTROL2, Tx HDLC Control 2 (R/W)........................................................................225
Table 293. M13_DS2_LB_REQ_R, DS2 Loopback Request (R/W)......................................................................225
Table 294. M13_SEL_DS2_LB_R, Select DS2 Loopback (R/W) ..........................................................................226
Table 295. M13_RDS2_EDGE_R[1—2], Rx DS2 Edge Registers [1—2](R/W)....................................................226
Table 296. M13_DS2_OUT_IDLE_R, DS2 Output Idle (R/W)...............................................................................226
Table 297. M13_DS2_OUT_AIS_R, DS2 Output Alarm Indication Signal (R/W)..................................................226
Table 298. M13_TDS2_EDGE_R, Tx DS2 Edge (R/W)........................................................................................227
Table 299. M13_RDL_CONTROL, RDL Control (R/W).........................................................................................227
Table 300. M13_PM_CNT_ACT_R, Performance Counter (RO) ..........................................................................227
Table 301. M13_DS3_FERR_CNT_R[1—2], DS3 F-Bit Error Registers (RO)......................................................227
Table 302. M13_DS3_FEBE_CNT_R[1—2], DS3 Far-End Block Error Registers (RO) .......................................228
Table 303. M13_DS3_CPERR_CNT_R[1—2], DS3 C-Bit Parity Error Registers (RO).........................................228
Table 304. M13_DS3_PERR_CNT_R[1—2], DS3 P-Bit Error Registers (RO)......................................................228
Table 305. M13_DS2_PERR_CNT[7—1]_R[1—2], P-Bit Error Counter Status Registers (RO)...........................228
Table 306. M13_DS2_FERR_CNT[7—1]_R, F-Bit Error Counter Status Registers (RO).....................................229
Table 307. M13_BPV_CNT_R[1—3], Bipolar Violation Counter Status Registers (RO) .......................................229
Table 308. M13_EXZ_CNT_R[1—3], Bipolar Violation Counter Status Registers (RO)........................................230
Table 309. M13_TDL_BUFFER_R, Tx Data-Link Buffer Control (R/W) ................................................................230
Table 310. M13_TDL_0DATA_R[0—63], Tx Data for Path Maintenance Data-Link Buffer 0 Registers
(64 Bytes x 8 Bits) (R/W).....................................................................................................................230
Table 311. M13_TDL_1DATA_R[0—63], Tx Data for Path Maintenance Data-Link Buffer 1 Registers
(64 Bytes x 8 Bits) (R/W).....................................................................................................................230
Table 312. M13 Register Address Map .................................................................................................................231
相關(guān)PDF資料 |
PDF描述 |
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