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參數(shù)資料
| 型號： | TMXF281553BAL-3C-DB |
| 元件分類： | 通信、網(wǎng)絡(luò)模塊及開發(fā)工具 |
| 英文描述： | Telecomm/Datacomm |
| 中文描述： | 電信/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 402/784頁 |
| 文件大?。?/td> | 10831K |
| 代理商： | TMXF281553BAL-3C-DB |
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
402
Agere Systems Inc.
18 SPE Mapper Functional Description
Table of Contents
Contents
Page
18 SPE Mapper Functional Description ...............................................................................................................402
18.1 Introduction...............................................................................................................................................404
18.2 Features...................................................................................................................................................404
18.3 SPE Mapper Functional Block Diagrams.................................................................................................405
18.4 TUG-2 to AU-3/STS-1 SPE Mapping (Used in North American Systems)...............................................408
18.5 TUG-2 to TUG-3 Mapping (Used in ITU/ETSI Standard-Based Systems)...............................................408
18.6 DS3 to AU-3/STS-1 SPE Mapping (Used in
Telcordia
/
ANSI
Standards-Based Systems).......................409
18.7 DS3 to TUG-3 Mapping (Used in ITU/ETSI Standards-Based Systems).................................................409
18.8 SPE Mapper Basic Configuration.............................................................................................................409
18.9 DS3 Configuration....................................................................................................................................409
18.9.1 DS3 M13 ....................................................................................................................................... 410
18.9.2 DS3 Loopback Channel ................................................................................................................ 410
18.9.3 DS3 Clear Channel from External Pins ......................................................................................... 410
18.10 Phase Detector for External DS3 PLL....................................................................................................410
18.11 Serial STS-1 SPE Channel (NSMI)........................................................................................................411
18.12 TMUX Interface to the SPE Mapper.......................................................................................................412
18.13 PATH Termination Block........................................................................................................................412
18.13.1 Pointer Interpretation Block ........................................................................................................ 413
18.14 SPE Mapper Receive Direction Requirements ......................................................................................416
18.14.1 Loss of Clock and Loss of Sync Monitors ................................................................................... 417
18.14.2 J1 Monitor ................................................................................................................................... 417
18.14.3 B3 BIP-8 Check .......................................................................................................................... 418
18.14.4 Signal Label C2 Byte Monitor ..................................................................................................... 418
18.14.5 Path User Byte F2 Monitor .......................................................................................................... 419
18.14.6 Path User Byte F3 Monitor .......................................................................................................... 420
18.14.7 N1 Monitor .................................................................................................................................. 420
18.14.8 K3 Byte Monitor .......................................................................................................................... 421
18.14.9 AIS-P and RDI-P Detect ............................................................................................................. 421
18.14.10 REI-P Detect ............................................................................................................................. 422
18.14.11 Signal Degrade BER Algorithm ................................................................................................. 422
18.14.12 Signal Fail BER Algorithm ......................................................................................................... 423
18.14.13 POAC Drop ............................................................................................................................... 424
18.14.14 Insertion of AIS-P ...................................................................................................................... 425
18.15 Transmit Direction (to SONET/SDH Line)..............................................................................................426
18.15.1 PATH Insertion Block .................................................................................................................. 426
18.15.2 Loss of Clock and Loss of Sync Detectors ................................................................................. 427
18.15.3 J1 Byte Insert .............................................................................................................................. 427
18.15.4 B3 BIP-8 Calculation and Insert .................................................................................................. 427
18.15.5 C2 Signal Label Byte Insert ........................................................................................................ 427
18.15.6 REI-P G1(7:4) Insert ................................................................................................................... 427
18.15.7 Path RDI (RDI-P) Insert .............................................................................................................. 428
18.15.8 F2 Byte Insert ............................................................................................................................. 428
18.15.9 H4 Insert Control ......................................................................................................................... 428
18.15.10 F3 Byte Insert ........................................................................................................................... 428
18.15.11 K3 Insert Control Parameters ................................................................................................... 429
18.15.12 N1 Insert Control Parameters ................................................................................................... 429
18.16 POAC Insert...........................................................................................................................................429
18.17 AIS Path Generation ..............................................................................................................................430
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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