參數(shù)資料
型號： TMXF281553BAL-3C-DB
元件分類： 通信、網(wǎng)絡(luò)模塊及開發(fā)工具
英文描述： Telecomm/Datacomm
中文描述： 電信/數(shù)據(jù)通信
文件頁數(shù)： 585/784頁
文件大小： 10831K
代理商： TMXF281553BAL-3C-DB
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
585
Agere Systems Inc.
24 Test-Pattern Generation/Detection Functional Description
(continued)
The transmitted Sa bits (designated as spares in G.704) are a continuous repeat of the contents of the
TPG_E1SAx[4:8] registers (
Table 517 on page 350
and
Table 518
). These bits are synchronized to the CRC-4
frame. Referring to Table 5B in G.704, the E1SA1[4:8] bits are the SA bits in SMF 1 and 9, the E1SA2[4:8] bits are
the Sa bits in SMF 3 and 11, etc.
24.5.7 DS2 TPG Framing
The DS2 generator provides an unframed DS2 rate test sequence.
24.5.8 DS3 TPG Framing
For DS3 test signals, the TPG provides a raw PN sequence on TPG_DATA[5] using the enabled clock.
24.5.9 Line Encoding/Decoding
For DS1 and E1 test signals, the TPG may be provisioned to transmit and receive AMI coded signals
TPG_TPM_CODEx (
Table 519 on page 351
and
Table 520
). The signals can be uncoded, B8ZS coded, HDB3
coded, or AMI coded. If coding is selected, it is active for both transmit and receive paths. For coded signals, the
DATA inputs/outputs become the positive rails and the sync inputs/outputs become the negative rails.
24.5.10 TPG Test-Pattern Sequences
The test-pattern bit sequence generated on the nonidle TPG_DATAx lines is determined by the TPG_SEQm[2:0]
(
Table 519
,
Table 520
,
Table 521
, and
Table 522
) register values, where m is the rate index (0 = DS1, 2 = E1,
4 = DS2, and 5 = DS3). One of seven sequences may presently be selected for transmission within the framed or
unframed test pattern on the corresponding even TPG_DATAx lines (the odd lines are connected to idle genera-
tors). Each datastream also has an associated clock TPG_CLKx and frame-sync signal TPG_FSx (x even, except
DS2). TPG_SEQm[2:0] values are described in
Table 637
.
The polarity of the output data stream may also be provisioned to normal TPG_TPINVx = 0 (
Table 519
,
520
,
521
,
and
522
) or inverted TPG_TPINVx = 1.
Table 637. TPG Test-Pattern Sequences
TPG_SEQm
000
PRBS15.
2
15
– 1 PN sequence specified in O.150. This sequence is generated by a 15-stage shift
register whose fourteenth and fifteenth stages are added and fed back to the first stage. The out-
put of the last stage is inverted (which yields a sequence with up to 15 consecutive zeros) to pro-
duce the transmitted sequence.
001
PRBS20.
2
20
– 1 PN sequence. This sequence is generated by a 20-stage shift register whose
seventeenth and twentieth stages are added and fed back to the first stage. The transmitted test
sequence is normally the noninverted output of the last (twentieth) stage.
010
QRSS.
2
20
– 1 PN sequence with zero-suppression as specified in O.150. This sequence is gener-
ated by a 20-stage shift register whose seventeenth and twentieth stages are added and fed back
to the first stage. The transmitted test sequence is normally the noninverted output of the last
(twentieth) stage, but the test sequence is forced high if the outputs of stages 6 through 19 are low.
011
PRBS23.
2
23
– 1 PN sequence.
100
ALT_01.
Alternating sequence of ones and zeros.
101
ALL_ONES.
All-ones sequence.
Test Pattern
Note:
If unframed, an AIS signal is generated.
Reserved.
User-Defined.
Continuously repeating 16-bit pattern from TPG_USER[15:0] (
Table 523 on
page 354
).
110
111
相關(guān)PDF資料
PDF描述
TFRA28J133BAL-1 Transient Voltage Suppressor Diodes
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
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參數(shù)描述
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