參數(shù)資料
型號(hào)： TMXF281553BAL-3C-DB
元件分類： 通信、網(wǎng)絡(luò)模塊及開(kāi)發(fā)工具
英文描述： Telecomm/Datacomm
中文描述： 電信/數(shù)據(jù)通信
文件頁(yè)數(shù)： 499/784頁(yè)
文件大?。?/td> 10831K
代理商： TMXF281553BAL-3C-DB
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
499
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
I
ITU Rec G.704 10/98 CEPT multiframe signaling structure
I
T1.403 1995 robbed-bit signaling
I
TTC JJ-20.11 CMI coded interface
If the VT mapper is transporting byte sync mapped DS1 links into SONET frames, then the signaling source should
be set to VT mapper interface. In that case, the receive signaling processor will start collecting valid signaling
codes from the VT mapper and store them into the D, C, B, and A locations of FRM_RSLR0—FRM_RSLR31,
receive signaling link registers 0—31 (R/W), (
Table 384 on page 273)
for each of the links.
If the VT mapper is the source of signaling, data will be extracted based on the standards listed below.
I
ANSI
T1.105SONET payload mapping
I
Bellcore
GF-253-CORE SONET transport systems
I
ITU Rec G.707 10/98 network node interface for SDH
If the VT mapper is transporting byte sync mapped CEPT links into SONET frames, then the signaling source
should be set to the receive line interface. In that case, the receive signaling processor will extract the entire time
slot 16 multiframe and store that information into FRM_RSLR0—FRM_RSLR31, receive signaling link registers
0—31 (R/W) for each of the links.
If the signaling source is set to be the host, the host may write to FRM_RSLR0—FRM_RSLR31, receive signaling
link registers 0—31 (R/W), and those values will be forwarded to the selected destination. The host mode can also
be used to manually freeze signaling. When the source is switched from receive line to host, for example, the exist-
ing signaling codes will be held until modified by the host or until the signaling source is switched back to the
receive line interface. If the host mode is used to manually freeze signaling, then the signaling debounce feature
must be enabled. To enable signaling debounce set FRM_R_SIGDEB in bits 5 to 1; see
Table 386 on page 274
.
Each of the links is completely independent from one another with respect to the signaling source selection. Any
combination of receive line, VT mapper, and host is acceptable.
21.9.4 Signaling Destination Selection
There are three destinations for the signaling extracted from the receive line or VT mapper interface:
1. Transmit system interface.
2. Transmit line interface.
3. FRM_RSLR0—FRM_RSLR31, receive signaling link registers 0—31 (R/W),
Table 384 on page 273
.
The signaling extracted from the receive line or VT mapper interface will automatically be delivered to the transmit
system interface when the framer Section of the Supermapper is programmed for switch mode. This is done by
setting FRM_SW_TRN in FRM_SFGR1, superframer global register 1 (R/W),
Table 313 on page 246
, bits 15 to 1.
The system interface will need to be configured for ASM mode in order for the signaling to be transmitted on the
PSB or CHI buses. ASM mode is controlled by bit 11 of the FRM_SYSGR1 register; see
Table 359 on page 261
.
The signaling extracted from the VT mapper interface can be inserted into the transmit line interface when the
framer Section of the Supermapper is programmed for transport mode. This is done by setting FRM_SW_TRN in
FRM_SFGR1, superframer global register 1 (R/W),
Table 313 on page 246
, bits 15 to 0, and by setting
FRM_R_SIGI in
Table 386 on page 274
, bits 8 to 1. The signaling will be inserted based on the programming of
state modes of each time slot.
The receive signaling processor cannot provide data to the transmit system and the transmit line interface on differ-
ent links simultaneously.
Signaling extracted from the VT mapper or receive line interface will always be available in
FRM_RSLR0—FRM_RSLR31, receive signaling link registers 0—31 (R/W),
Table 384 on page 273,
for each link.
The host can read these registers regardless of whether or not the signaling is forwarded to the transmit system or
transmit line interface. Receive signaling link registers 0—31 DS1/CEPT/CMI data,
Table 589 on page 498,
shows
the position of the data in those 32 registers for each of the receive line formats.
相關(guān)PDF資料
PDF描述
TFRA28J133BAL-1 Transient Voltage Suppressor Diodes
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TMXF336251BL-3-DB 制造商:LSI Corporation 功能描述:Mapper DS3/E3/DS0/E0 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 1152-Pin BGA Bag 制造商:LSI 功能描述:Mapper DS3/E3/DS0/E0 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 1152-Pin BGA Bag
TMXF84622 制造商:AGERE 制造商全稱:AGERE 功能描述:TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
TMXF846221BL-3-DB 制造商:LSI Corporation 功能描述:Mapper DS3/E3/DS2/DS1/DS0/E1 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 700-Pin BGA Bag
TMXM-0-49 制造商:Brady Corporation 功能描述:
TMXM-11 制造商:Brady Corporation 功能描述:
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