參數資料
型號： TMXF281553BAL-3C-DB
元件分類： 通信、網絡模塊及開發(fā)工具
英文描述： Telecomm/Datacomm
中文描述： 電信/數據通信
文件頁數： 526/784頁
文件大小： 10831K
代理商： TMXF281553BAL-3C-DB
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TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Data Sheet
June 2002
526
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.24.6 HDLC Mode
The receive queue manager forms a status of frame (SF) word for each HDLC frame and stores the SF word in the
receive HDLC FIFO after the last data byte of the associated frame. HDLC frames that include the payload and the
frame check sequence (FCS) bytes and consist of n bytes will have n + 1 bytes stored in the receive FIFO. The
FCS bytes of the received HDLC frame are stored in the receive FIFO.
21.24.7 Receive HDLC Transparent Mode
The receive FIFO receives data from the receive framer and directly stores this data information bit-for-bit, least
significant bit first.
If the FRM_MODE[3:0] (
Table 434 on page 301
) and FRM_MATCH[7:0] (
Table 454 on page 313
) bits are set, the
receive HDLC FIFO will load data only after the matched pattern has been detected. The search for the match
character is in a sliding window fashion and data is aligned accordingly. The octet is aligned relative to the first
HDLC clock after frame alignment is established. The match character and all subsequent bytes are placed into
the receive FIFO. A receive reset command causes the receive to realign to the match character if enabled.
21.24.8 Receive HDLC
Data is presented to the TDM to channel conversion block from the TDM bus (see
Figure 65
). This block deter-
mines which channel, if any, the data belongs to. When data is found that belongs to a channel, it is sent to the
HDLC serial to parallel block. This block buffers up bits into bytes and does HDLC processing on channels so pro-
grammed. When a valid byte of data (or status) has been grouped together for a specific channel, that data is then
sent to the FIFOs interrupt block. Here, the data is further buffered in separate FIFOs for each channel where data
can be read by the microprocessor.
5-9028(F)r.1
Figure 65. Receive HDLC Block Diagram
21.24.9 Receive HDLC Features
I
In transparent mode, bits are simply gathered into bytes with the option of waiting for an initial provisionable 8-bit
pattern to be detected before starting.
I
In HDLC mode, incoming data is correctly formatted and packetized according to the HDLC standard.
I
In HDLC mode, aborted packets, idle status, and CRC errors are checked for and reported.
TDM TO
CHANNEL
CONVERSION
HDLC
SERIAL-TO-PARALLEL
CHAN
ENABLE
TDM BUS
μ
P DATA
μ
P ADDR
μ
P CNTL
FIFOs/
INTERRUPTS
CHAN
DATA
TYPE
VALID
8
INTS.
LOOPBACK
FROM T
X
DATA
1
INTERNAL
相關PDF資料
PDF描述
TFRA28J133BAL-1 Transient Voltage Suppressor Diodes
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
相關代理商/技術參數
參數描述
TMXF336251BL-3-DB 制造商:LSI Corporation 功能描述:Mapper DS3/E3/DS0/E0 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 1152-Pin BGA Bag 制造商:LSI 功能描述:Mapper DS3/E3/DS0/E0 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 1152-Pin BGA Bag
TMXF84622 制造商:AGERE 制造商全稱:AGERE 功能描述:TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
TMXF846221BL-3-DB 制造商:LSI Corporation 功能描述:Mapper DS3/E3/DS2/DS1/DS0/E1 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 700-Pin BGA Bag
TMXM-0-49 制造商:Brady Corporation 功能描述:
TMXM-11 制造商:Brady Corporation 功能描述:
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