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參數(shù)資料
| 型號(hào)： | K4J52324KI-HC1A0 |
| 元件分類： | DRAM |
| 英文描述： | 512M X 1 DDR DRAM, 0.2 ns, PBGA136 |
| 封裝： | HALOGEN FREE AND ROHS COMPLIANT, FBGA-136 |
| 文件頁(yè)數(shù)： | 50/61頁(yè) |
| 文件大小： | 1364K |
| 代理商： | K4J52324KI-HC1A0 |
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- 54 -
K4J52324KI
datasheet
GDDR3 SGRAM
Rev. 1.2
9.7 AC Characteristics
[ Table 13 ] AC CHARACTERISTICS - I
Parameter
Symbol
-HC7A(1.3GHz)
-HC08(1.2GHz)
Unit
NOTE
Min
Max
Min
Max
DQS out access time from CK
tDQSCK
-0.18
0.18
-0.19
0.19
ns
CK high-level width
tCH
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
0.55
0.45
0.55
tCK
CK cycle time
CL=15
tCK
0.77
-
ns
CL=14
0.83
ns
WRITE Latency
tWL
1,2,3
-
1,2,3
-
tCK
1
DQ and DM input hold time relative to DQS
tDH
0.11
-
0.12
-
ns
DQ and DM input setup time relative to DQS
tDS
0.11
-
0.12
-
ns
Active termination setup time
tATS
10
-
10
-
ns
Active termination hold time
tATH
10
-
10
-
ns
DQS input high pulse width
tDQSH
0.48
0.52
0.48
0.52
tCK
DQS input low pulse widthl
tDQSL
0.48
0.52
0.48
0.52
tCK
Data strobe edge to Dout edge
tDQSQ
-0.10
0.10
-0.11
0.11
ns
DQS read preamble
tRPRE
0.4
0.6
0.4
0.6
tCK
DQS read postamble
tRPST
0.4
0.6
0.4
0.6
tCK
Write command to first DQS latching transition
tDQSS
WL-0.2
WL+0.2
WL-0.2
WL+0.2
tCK
DQS write preamble
tWPRE
0.4
0.6
0.4
0.6
tCK
2
DQS write preamble setup time
tWPRES
0
-
0
-
ns
DQS write postamble
tWPST
0.4
0.6
0.4
0.6
tCK
3
Half strobe period
tHP
tCLmin or
tCHmin
-
tCLmin or
tCHmin
-tCK
Data output hold time from DQS
tQH
tHP-0.10
-
tHP-0.11
-
ns
Data-out high-impedance window
from CK and /CK
tHZ
-0.3
-
-0.3
-
ns
4
Data-out low-impedance window from
CK and /CK
tLZ
-0.3
-
-0.3
-
ns
4
Address and control input hold time
tIH
0.23
-
0.24
-
ns
Address and control input setup time
tIS
0.23
-
0.24
-
ns
Address and control input pulse width
tIPW
0.6
-
0.65
-
ns
Jitter over 1~6 clock cycle error
tJ
-
0.03
-
0.03
tCK
5
Cycle to cyde duty cycle error
tDCERR
-
0.03
-
0.03
tCK
Rise and fall times of CK
tR, tF
-
0.2
-
0.2
tCK
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PDF描述 |
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參數(shù)描述 |
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