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參數(shù)資料
| 型號： | LXT386 |
| 廠商： | Intel Corp. |
| 英文描述： | QUAD T1/E1/J1 Transceiver |
| 中文描述： | 四T1/E1/J1收發(fā)器 |
| 文件頁數(shù)： | 49/78頁 |
| 文件大?。?/td> | 500K |
| 代理商： | LXT386 |
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QUAD T1/E1/J1 Transceiver
—
LXT386
Datasheet
49
LOOP0
I/O
PDO0
LOOP1
I/O
PADI1
LOOP1
I/O
PDO1
LOOP2
I/O
PADI2
LOOP2
I/O
PDO2
LOOP3
I/O
PADI3
LOOP3
I/O
PDO3
LOOP4
I/O
PADI4
LOOP4
I/O
PDO4
LOOP5
I/O
PADI5
LOOP5
I/O
PDO5
LOOP6
I/O
PADI6
LOOP6
I/O
PDO6
LOOP7
I/O
PADI7
N/A
-
PDOENB
PDOENB controls the LOOP0 through LOOP7 pins.
Setting PDOENB to
“
0
”
configures the pins as outputs. The output value
to the pin is set in PDO[0..7].
Setting PDOENB to
“
1
”
tristates all the pins. The input value to the pins
can be read in PADD[0..7].
LOOP7
I/O
PDO7
CS
I
CSB
MUX
I
MUX
RESET
I
RSTB
MOT/INTL
I
IMB
R/W
I
RDB
DS
I
WRB
TCLK1
I
TCLK1
TPOS1
I
TPOS1
TNEG1
I
TNEG1
RCLK1
O
RCLK1
RPOS1
O
RPOS1
N/A
-
HIZ1
HIZ1 controls the RPOS1, RNEG1 and RCLK1 pins. Setting HIZ1 to
“
0
”
enables output on the pins. Setting HIZ1 to
“
1
”
tristates the pins.
RNEG1
O
RNEG1
LOS1
O
LOS1
TCLK0
I
TCLK0
TPOS0
I
TPOS0
TNEG0
I
TNEG0
RCLK0
O
RCLK0
Example 1. Boundary Scan Register (BSR) (Continued)
Bit #
Pin
Signal
I/O
Type
Bit
Symbol
Comments
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LXT400 | All Rate Extended Range Switched 56/DDS Transceiver |
| LXT441 | Switched 56/DDS Integrated DSU/CSU |
| LXT6155 | 155 Mbps SDH/SONET/ATM Transceiver |
| LXT6234 | E-Rate Multiplexer |
| LXT901 | 8QLYHUVDO (WKHUQHW 7UDQVFHLYHU |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LXT386BE | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCM TRANSCEIVER|QUAD|CEPT PCM-30/E-1|CMOS|BGA|160PIN|PLASTIC |
| LXT386LE | 制造商:LEVEL1 功能描述: |
| LXT388LE | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCM TRANSCEIVER|DUAL|CEPT PCM-30/E-1|CMOS|QFP|100PIN|PLASTIC |
| LXT400 | 制造商:LVL1 制造商全稱:LVL1 功能描述:All Rate Extended Range Switched 56/DDS Transceiver |
| LXT400JE | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Transceiver Circuit For Telecommunications |
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