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參數(shù)資料
| 型號： | PM2329 |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 152/162頁 |
| 文件大小： | 1581K |
| 代理商： | PM2329 |
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Proprietary and Confidential to PMC-Sierra, Inc and for its Customers
’
Internal Use
Document ID: PMC-2010146, Issue 4
155
PM2329 ClassiPI Network Classification Processor Datasheet
6.2.2 Clock Timing Parameters
General Notes:
1. The specified input clock swing of 10% to 90% refers to percentages of nominal rail-to-rail supply voltage (0V to 3.3V).
2. Equivalent slew rates are 5.28 V/ns (max) and 1.76 V/ns (min).
3. SCLK duty cycle must ensure that the specified high and low times are met.
4. Correct association between the SCLK frequency and the CV
DD
supply voltage must be followed.
Figure 35 SCLK to ECLKOUT Skew
Table 39
Clock Timing
Item
1
Parameter
Symbol
Tsck
Conditions
CV
DD
= 1.5V + 4%
CV
DD
= 1.6V + 4%
10% to 90%
10% to 90%
CV
DD
= 1.5V + 4%
CV
DD
= 1.6V + 4%
CV
DD
= 1.5V + 4%
CV
DD
= 1.6V + 4%
Min.
Max
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
SCLK period
10.0
8.6
see Note
a
see Note
b
4.0
3.6
4.0
3.6
-0.5
100.0
100.0
see Note
a
see Note
b
2
3
4
SCLK rise time
SCLK fall time
SCLK high time
Trsck
Tfsck
Thsck
a.The SCLK rise time is based on simulation data. The following specification applies, Min = 0.5ns, Max = 1.5ns.
b.The SCLK fall time is based on simulation data. The following specification applies, Min = 0.5ns, Max = 1.5ns.
5
SCLK low time
Tlsck
6
SCLK to ECLKOUT skew
Tskew
1.0
Tsck
Trsck
Tfsck
Thsck
Tlsck
Tskew
Tskew
SCLK
ECLKOUT
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