參數(shù)資料
型號： T7630
廠商： Lineage Power
英文描述： Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器)
中文描述： 雙T1/E1的5.0V的短途終結(jié)者（終結(jié)者-Ⅱ）（雙個T1/E1 5.0V短距離通信終端器）
文件頁數(shù)： 126/210頁
文件大?。?/td> 3075K
代理商： T7630
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Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator II)
126
L Lucent Technologies Inc.
Microprocessor Interface
(continued)
Microprocessor Interface Pinout Definitions
The Mode [1—4] specific pin definitions are given in Table 64. Note that the microprocessor interface uses the
same set of pins in all modes.
Table 64. Mode [1—4] Microprocessor Pin Definitions
* INTERRUPT output is synchronous to the internal clock source RLCK-LIU. If RLCK_LIU is absent, the reference clock for interrupt timing
becomes an interval 2.048 MHz clock derived from the CHI clock.
The DTACK output is asynchronous to MPCLK.
MPCLK is needed if RDY output is required to be synchronous to MPCLK.
§ In the default (reset) mode, INTERRUPT is active-high. It can be made active-low by setting register GREG4 bit 6 to 1.
Configuration
Pin Number
Device Pin Name
Generic
Pin Name
Pin_Type
Assertion
Sense
Function
Mode 1
107
75
WR_DS
RD_R/W
DS
R/W
Input
Input
Active-Low
—
Data Strobe
Read/Write
R/W = 1 => Read
R/W = 0 => Write
Address Strobe
Chip Select
Interrupt
77
78
99
ALE_AS
CS
INTERRUPT
AS
CS
Input
Input
Output
Active-Low
Active-Low
Active-High/
Low
§
Active-Low
—
—
—
Active-Low
—
INTERRUPT
*
100
86—79
98—87
101
107
75
RDY_DTACK
AD[7:0]
A[11:0]
MPCLK
WR_DS
RD_R/W
DTACK
AD[7:0]
A[11:0]
MPCLK
DS
R/W
Output
I/O
Input
Input
Input
Input
Data Acknowledge
Data Bus
Address Bus
Microprocessor Clock
Data Strobe
Read/Write
R/W = 1 => Read
R/W = 0 => Write
Address Strobe
Chip Select
Interrupt
Data Acknowledge
Address/Data Bus
Address/Data Bus
Microprocessor Clock
Write
Read
Address Latch Enable
Chip Select
Interrupt
Ready
Data Bus
Address Bus
Microprocessor Clock
Write
Read
Address Latch Enable
Chip Select
Interrupt
Ready
Address/Data Bus
Address/Data Bus
Microprocessor Clock
Mode 2
77
78
99
100
86—79
98—87
101
107
75
77
78
99
100
86—79
98—87
101
107
75
77
78
99
100
86—79
98—87
101
ALE_AS
CS
INTERRUPT
RDY_DTACK
AD[7:0]
A[11:8], AD[7:0]
MPCLK
WR_DS
RD_R/W
ALE_AS
CS
INTERRUPT
RDY_DTACK
AD[7:0]
A[11:0]
MPCLK
WR_DS
RD_R/W
ALE_AS
CS
INTERRUPT
RDY_DTACK
AD[7:0]
A[11:8], AD[7:0]
MPCLK
AS
CS
Input
Input
Output
Output
I/O
Input
Input
Input
Input
Input
Input
Output
Output
I/O
Input
Input
Input
Input
Input
Input
Output
Output
I/O
Input
Input
—
Active-Low
Active-High/Low
Active-Low
—
—
—
Active-Low
Active-Low
Active-Low
Active-Low
Active-High/Low
Active-High
—
—
—
Active-Low
Active-Low
—
Active-Low
Active-High/Low
Active-High
—
—
—
INTERRUPT
*
DTACK
AD[7:0]
A[11:8], AD[7:0]
MPCLK
WR
RD
ALE
CS
INTERRUPT
*
RDY
AD[7:0]
A[11:0]
MPCLK
WR
RD
ALE
CS
INTERRUPT
*
RDY
AD[7:0]
A[11:8], AD[7:0]
MPCLK
Mode 3
Mode 4
相關(guān)PDF資料
PDF描述
T8100A H.100/H.110 Interface and Time-Slot Interchangers
T8102A H.100/H.110 Interface and Time-Slot Interchangers
T8105A H.100/H.110 Interface and Time-Slot Interchangers
T8100 H.100/H.110 Interface and Time-Slot Interchanger
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