- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄371179 > T7630 (Lineage Power) Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器) PDF資料下載
參數(shù)資料
| 型號： | T7630 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器) |
| 中文描述： | 雙T1/E1的5.0V的短途終結(jié)者（終結(jié)者-Ⅱ）（雙個T1/E1 5.0V短距離通信終端器） |
| 文件頁數(shù)： | 177/210頁 |
| 文件大?。?/td> | 3075K |
| 代理商： | T7630 |
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Lucent Technologies Inc.
Lucent Technologies Inc.
177
Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)
Framer Register Architecture
(continued)
Sa4—Sa8 Source Register (FRM_PR29)
These bits contain the fixed transmit Sa bits and define the source of the Sa bits. The default value of this register
is 00 (hex).
Table 157. Sa4—Sa8 Source Register (FRM_PR29) (67D; C7D)
Table 158. Sa Bits Source Control for Bit 5—Bit 7 in FRM_PR29
* Whenever bits (e.g., Si, Sa, etc.) are transmitted from the system transparently, FRM_PR29 must first be momentarily written to 001XXXXX
(binary). Otherwise, the transmit framer will not be able to locate the biframe alignment.
Bit
0—4
5—7
Symbol
TSa4—TSa8
SaS5—SaS7
Description
Transmit Sa4—Sa8 Bit.
Sa Source Control Bits[2:0].
SaS7
1
SaS6
0
SaS5
0
Function
A single Sa bit, selected in register FRM_PR43, is sourced from either the external
transmit facility data input port TFDL (FRM_PR21 bit 6 = 1) or from the internal FDL-
HDLC block (FRM_PR21 bit 6 = 0). The remaining Sa bits are sourced by this register
bit 0—bit 4 if enabled in register FRM_PR30, or transparently from the system inter-
face*.
A single Sa bit, selected in register FRM_PR43, is sourced from either the external
transmit facility data input port TFDL (FRM_PR21 bit 6 = 1) or from the internal FDL-
HDLC block (FRM_PR21 bit 6 = 0). The remaining Sa bits are transmitted transpar-
ently from the system interface*.
A single Sa bit, selected in register FRM_PR43, is sourced from either the external
transmit facility data input port TFDL (FRM_PR21 bit 6 = 1) or from the internal FDL-
HDLC block (FRM_PR21 bit 6 = 0). The remaining Sa bits are sourced from the trans-
mit Sa stack registers (FRM_PR31—FRM_PR40) if enabled in register FRM_PR30, or
transparently from the system interface*.
SLC-96 Mode.
Transmit SLC-96 stack and the SLC-96 interrupts are enabled. The
SLC-96 FDL bits are sourced from the transmit SLC-96 stack, registers FRM_PR31—
FRM_PR40.
CEPT Mode.
Transmit Sa stack and the Sa interrupts are enabled. The Sa bits are
sourced from the transmit Sa stack (FRM_PR31—FRM_PR40) if enabled in register
FRM_PR30, or transparently from the system interface*.
Sa[4:8] bits are transmitted from the system interface transparently through the
framer*.
Sa[4:8] bits are sourced by bit 0—bit 4 of this register if enabled in register
FRM_PR30, or transparently from the system interface*.
1
0
1
1
1
x
0
1
x
0
0
1
0
0
0
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